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verilogeda期末试卷及答案

一、选择题（共15题，每题2分，共30分）

1.VerilogHDL中，用于定义一个模块的关键字是：

A.moduleB.programC.functionD.task

2.以下哪项不属于Verilog的基本数据类型：

A.wireB.regC.integerD.vector

3.Verilog中，“always@(posedgeclk)”表示的触发方式是：

A.上升沿触发B.下降沿触发C.高电平触发D.低电平触发

4.描述组合逻辑电路的常用结构是：

A.initialB.always块+敏感列表C.assign语句D.task

5.以下哪种是Verilog的阻塞赋值运算符：

A.=B.=C.:?D.

6.一个4位二进制计数器，初始值为0，经过16个时钟周期后，计数器的值是：

A.0B.15C.16D.溢出（不定）

7.Verilog中，“@(aorb)”表示敏感列表中包含哪些信号：

A.a或bB.a和bC.a上升沿D.b下降沿

8.模块的端口列表中，input/output/inout的默认方向是：

A.inputB.outp