中国联通数字IC设计暑期实习笔试题及答案.docxVIP

中国联通数字IC设计暑期实习笔试题及答案

考试时间：______分钟总分：______分姓名：______

一、选择题（每题只有一个正确选项，请将正确选项的首字母填入括号内）

1.下列哪一项不是组合逻辑电路的特点？

(A)输出仅取决于当前输入状态

(B)电路中包含触发器

(C)输入信号改变时，输出立即响应并稳定

(D)存在反馈回路

2.在同步时序逻辑电路中，决定电路状态转换时刻的是？

(A)输入信号

(B)时钟信号

(C)输出信号

(D)电路内部噪声

3.J-K触发器在J=1,K=1,时钟脉冲有效沿到来时，其输出Q会？

(A)保持原态

(B)翻转到0

(C)翻转到1

(D)无法确定，取决于原态

4.下列哪种逻辑运算符在Verilog中用于表示“或”操作？

(A)

(B)||

(C)XOR

(D)NOT

5.CMOS反相器在静态时，理想情况下功耗主要来源于？

(A)输入晶体管的导通功耗

(B)连接导线的电阻功耗

(C)互补管之一的静态漏电流

(D)时钟信号的切换功耗

6.在Verilog中，用于描述硬件行为的行为级建模关键词是？

(A)`mod