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2025年Verilog测试平台设计考试题库

一、单项选择题（每题1分，共30题）

1.在Verilog中，用于表示组合逻辑的always块应该使用什么敏感变量？

A.posedgeclk

B.negedgeclk

C.bothedges

D.无敏感变量

2.测试平台中，用于模拟外部环境的模块通常被称为？

A.DUT（设计在测试中）

B.UUT（单元在测试中）

C.TB（测试平台）

D.SUT（系统在测试中）

3.在Verilog中，用于生成时钟信号的语句是？

A.debounce

B.clock_generator

C.forever(周期)clk=~clk;

D.freq_gen

4.测试