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创维FPGA暑期实习笔试真题

考试时间：______分钟总分：______分姓名：______

一、选择题（每题只有一个正确选项，请将正确选项的首字母填在题干后的括号内。每题2分，共30分）

1.下列逻辑门中，具有“输入全高则输出低，否则输出高”逻辑功能的是（）。

A.与门(AND)

B.或门(OR)

C.非门(NOT)

D.异或门(XOR)

2.时序逻辑电路与组合逻辑电路的根本区别在于（）。

A.使用的逻辑门类型不同

B.输出信号不同

C.是否含有存储元件（如触发器）

D.输入信号不同

3.在Verilog/VHDL中，表示“非阻塞赋值”的关键字是（）。

A.`=`(阻塞赋值)

B.`#`(延迟)

C.`=`(非阻塞赋值)

D.`-`(条件赋值)

4.一个D触发器，初始状态为0，输入信号D在t时刻由0变为1，时钟信号CLK在t+1时刻由低变为高，则D触发器的输出Q在（）时刻发生变化。

A.t时刻

B.t+1时刻

C.t+2时刻

D.保持0不变

5.下列关于FPGA的说法中，错误的是（）。

A.FPGA内部包含可配置逻辑块（CLB）和可编程互连资源。

B