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创维FPGA人才引进笔试题目

考试时间：______分钟总分：______分姓名：______

一、

1.一个2-4线译码器，使其输出Y1=1的有效输入组合是（）。

A.A1=0,A0=0

B.A1=0,A0=1

C.A1=1,A0=0

D.A1=1,A0=1

2.下列逻辑门中，具有记忆功能的的是（）。

A.与门（AND）

B.或门（OR）

C.非门（NOT）

D.D触发器（DFlip-Flop）

3.在VerilogHDL中，表示无符号整数的基元数据类型是（）。

A.reg

B.wire

C.integer

D.real

4.以下关于FPGA的描述中，错误的是（）。

A.FPGA的可编程逻辑资源主要是由查找表（LUT）构成。

B.FPGA内部通常包含块RAM（BRAM）和分布式RAM。

C.FPGA的编程信息通常存储在片上配置存储器中。

D.FPGA的时序控制主要依赖于外部晶振，内部无法生成时钟。

5.假设时钟信号CLK的频率为100MHz，要产生一个频率为1Hz的信号，使用一个D触发器实现分频，需要外接（）个触发器级联（采用边沿触发，上升沿有效）。

A.