高速serdes接收端电路研究设计.docx

PAGE5

摘要

近年来，随着软硬件行业技术的发展进步，设备间的数据交换量大幅增加，对设备接口的数据传输速率提出了更大挑战。传统的并行接口随着数据率的提升，逐渐暴露出一些严重的问题，并行接口由于信号线较多，信号与信号之间容易发生串扰和耦合等现象，对传输数据造成影响，而串行链接技术（SerDes）凭借其在高速传输中速度快、功耗低、抗干扰能力强等诸多优势，脱颖而出。

本文通过对SerDes系统常见架构和电路结构进行初步了解，着眼于接收端电路的均衡和时钟数据恢复两大关键技术进行研究与设计。通过学习均衡器中的连续时间线性均衡器（CTLE）和判决反馈均衡器（DFE）的工作原理和电路组