某半导体公司FPGA校招笔试题目（含答案）.docxVIP

某半导体公司FPGA校招笔试题目（含答案）

考试时间：______分钟总分：______分姓名：______

一、选择题（每题2分，共20分）

1.以下哪个逻辑门具有“全1出1，否则出0”的功能？

A.与门(AND)

B.或门(OR)

C.非门(NOT)

D.异或门(XOR)

2.在组合逻辑电路中，下列哪项是正确的？

A.电路的输出只取决于当前时刻的输入

B.电路的输出取决于当前输入和电路初始状态

C.电路需要时钟信号驱动

D.电路输出会随时间变化

3.D触发器在时钟信号上升沿到来时，其输出Q会变为：

A.输入D的值

B.输入D的相反值

C.保持原状态

D.翻转状态

4.以下哪个是Verilog/VHDL中的数据类型，用于表示寄存器存储的信号？

A.wire

B.reg

C.integer

D.real

5.在Verilog/VHDL中，`=`和`=`这两个赋值操作符的主要区别在于：

A.`=`用于连续赋值，`=`用于过程赋值

B.`=`是过程赋值，`=`是连续赋值

C.两者没有区别，都可以用于连续和过程赋值

D.`=`用于