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IPC-2141-2023中文版高速电路设计与布线准则

一块板的时钟频率停在几百兆赫，走线却已经在过冲、振铃和误码上出问题，这种事在样板阶段反复出现。决定互连是否按传输线处理的是信号边沿的上升时间，以及这段边沿在走线里占据的空间长度，与时钟标称值没有直接关系。当驱动器把几十皮秒到几百皮秒的边沿送进一段几十毫米的铜线，线上各点的电压与电流在同一时刻并不相同，集总参数电路模型不再成立，必须改用分布参数模型去算特性阻抗、传播时延、反射与耦合。受控阻抗设计指南类文件要解决的就是这件翻译工作：把驱动器模型、叠层介质、铜箔形态与速率要求，翻译成约束管理器里可加载的线宽线距、端接方案、等长预算和损耗预算，再翻译成板厂工艺卡上可执行的公差窗口和检验站可判读的判据。现场代价最高的返工，几乎都出在这条翻译链的断点上，用标称介电常数算线宽而不做板厂回签，拿集总模型的思路去布高速线，或者把等长做成绕线却引入新的自耦合。下面的内容按机理、计算、工艺、失效、验证的顺序展开，所有数值写成工程常见区间，具体阈值随板厂制程能力与产品等级调整。

1适用范围与工程定位

1.1高速判据取上升时间而不是时钟频率

判断一段互连要不要按传输线处理，先看边沿速率。信号从低电平跳到高电平所用的上升时间tr与走线单向传播时延tpd之间的比值，决定集总模型是否还能用。物理上的解释是，边沿在介质里以有限速度前