[微机原理与接口技术课件]第五章存储器接口技术2.pptVIP

例1： 某微机系统地址总线为16位，实际存储器容量为16KB，ROM区和RAM区各占8KB。其中,ROM采用2KB的EPROM,RAM采用1KB的RAM,试设计译码电路. 设计的一般步骤: ① 该系统的寻址空间最大为64KB，假定实际存储器占用最低16KB的存储空间，即地址为0000H~3FFFH。其中0000H~1FFFH为EPROM区，2000H~3FFFH为RAM区。 2KB 2KB 2KB 2KB 1KB 1KB 1KB 1KB 1KB 1KB 1KB 1KB 0000H 2000H 3FFFH 4000H ROM区 RAM区 地址分配图 ② 根据所采用的存储芯片容量，可画出地址分配图；确定地址分配表 ③ 确定译码方法并画出相应的地址位图。 EPROM（需要4片）: 容量2K，需要11根地址线； RAM （需要8片） : 容量1K， 只需10根地址线。 对于这类译码问题的解决方法： 用各自的译码电路分别产生各自的片选信号； 分两次译码，即先按容量大的进行一次译码，将一部分输出作为大容量芯片的片选信号，另外一部分输出则与其他相关地址一起进行二次译码，产生小容量芯片的片选信号。 Y0 (1) A11 74LS138 A B C G2A G2B G1 A12 A13 A14 A15 +5V 译 码 器 ≥1 ≥1 ≥1 ≥1 ≥1 ≥1 ≥1 ≥1 Y4 Y1 Y2 Y3 Y5 Y6 Y7 1 A10 (2) (3) (4) (5) (6) (7) (8) (9) (10) (11) (12) 4片 EPROM 8片 RAM 片选控制译码电路图 ④ 根据地址位图，可考虑用3-8译码器完成一次译码，用适当逻辑门完成二次译码 三、存储器与控制总线、数据总线的连接 1.存储器与控制总线的连接 ROM、RAM的CS片选信号和存储器读写信号之间的连接 2.存储器与数据总线的连接 D0~D7, D0~D15 综合例2 要组成半导体存储器总容量为4K×8bit，其中ROM区用2716（2K×8）组成2KB，RAM区选用2114（1K×4）组成2KB，地址总线A0-A15，数据总线D0-D7。 （1）芯片选取：共需：2716 1片；2114 2×2片 （2）存储空间分配 （3）地址分配与片选逻辑 （4）逻辑图 芯片容量 片内寻址 片选信号 片间寻址 2K A0-A10 CS0 A11 1K A0-A9 CS1 A10-A11 1K A0-A9 CS2 A10-A11 5.5 高速缓冲存储器 一、 问题的提出 动态RAM采用MOS管电容的充放电原理来表示和存储信息，其存取速度相对于CPU的信息处理速度来说较低。导致了CPU与RAM之间速度的不匹配，限制了高速CPU的性能。 产生了高速缓冲存储器。 微机系统中的内部存储器通常采用动态RAM构成，具有价格低，容量大的特点。 二、存储器访问的局部性 三、 Cache-主存存储结构及其实现 采用Cache-主存存储结构，即在主存和CPU之间设置高速缓冲存储器Cache，把正在执行的指令代码单元附近的一部分指令代码或数据从主存装入Cache中，供CPU在一段时间内使用。 优点： 1.Cache的读写速度几乎能够与CPU进行匹配，所以微机系统的存取速度可以大大提高； 2.Cache的容量相对主存来说并不是太大，所以整个存储器系统的成本并没有上升很多。 CPU 地址 索引 机构 置换控制器 高速缓冲 存储器 主 存 段（页） 地址 高位地址 低位地址 地址总线 数据总线 Cache结构框图 高速缓冲存储器用于存入要访问的内容，即当前访问最多程序代码和数据； 地址索引机构中存放着与高速缓冲存储器内容相关的高位地址，当访问高速缓冲存储器命中时，用来和地址总线上的低位地址一起形成访问缓冲存储器地址； 置换控制器则按照一定的置换算法控制高速缓冲存储器中内容的更新。 四、 Cache-主存存储结构的命中率 命中率指CPU所要访问的信息在Cache中的比率，相应地将所要访问的信息不在Cache中的比率称为失效率。 Cache的命中率除了与Cache的容量有关外，还与地址映象的方式、替换策略、页的大小等因素有关。 目前，Cache存储器容量主要有256KB和512KB等。这些大容量的Cache存储器，使CPU访问Cache的命中率高达90％至99％。 五、 两级Cache-主存存储结构 CPU内部的Cache与主机板上的Cache就形成两级Cache结构。 CPU工作时，首先在第一级Cache(微处理器内的Cache)中查找数据，如果找不到，则在第二级