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极低功耗无线收发集成芯片 CC1000 作者：徐宏宇 文章来源：单片机及嵌入式系统应用 摘要：介绍一种无线收发集成芯片CC1000 的电路结构及典型的应用设计；着重说明CC1000 与微控制器通信所要求的时序。 引 言 CC1000 是根据 Chipcon 公司的 SmartRF 技术，在 0.35 μm CMOS 工艺下制造的一种理想的超高频单片收发通信芯片。它 的工作频带在 315、868 及 915MHz，但 CC1000 很容易通过编程使其工作在 300～1000MHz 范围内。它具有低电压（2.3～3.6 V ），极低的功耗，可编程输出功率（-20～10dBm），高灵敏度（一般-109dBm ），小尺寸（TSSOP-28 封装），集成了位同步 器等特点。其 FSK 数传可达 72.8Kbps，具有250Hz 步长可编程频率能力，适用于跳频协议；主要工作参数能通过串行总线接口 编程改变，使用非常灵活。 图 1 CC1000 的简化模块图 1 电路结构 图 1 所示为 CC1000 的简化模块图。在接收模式下，CC1000 可看成是一个传统的超外差接收器。射频（RF ）输入信号经 低噪声放大器（LNA ）放大后翻转进入混频器，通过混频器混频产生中频（IF ）信号。在中频处理阶段，该信号在送入解调器 之前被放大和滤波。可选的 RSSI 信号和 IF 信号也可通过混频产生于引脚 RSSI/IF 。解调后，CC1000 从引脚 DIO 输出解调数字 信号，解调信号的同步性由芯片上的 PCLK 提供的时钟信号完成。 在发送模式下，压控振荡器（VCO ）输出的信号直接送入功率放大器（PA ）。射频输出是通过加在DIO 脚上的数据进行 控制的，称为移频键控（FSK ）。这种内部T/R 切换电路使天线的连接和匹配设计更容易。 频率合成器产生的本振信号，在接收状态下送入功放。频率合成器是由晶振（XOSC ）、鉴相器（PD ）、充电脉冲、VCO 以及分频器（/R 和/N ）构成，外接的晶体必须与XOSC 引脚相连，只有外围电感需要与VCO 相连。 图2 CC1000 的典型应用电路图 2 应用电路 CC1000 工作时外围元件很少，典型的应用电路如图 2 所示。当配置 CC1000 不同的发射频率时,外围元器件参数也不同,具 体参数请见参考文献[1]。 3 三线串行数据口 CC1000 可通过简单的三线串行接口(PDATA、 PCLK 和 PALE) 进行编程，有 36 个 8 位配置寄存器，每个由 7 位地址寻 址。一个完整的 CC1000 配置，要求发送 29 个数据帧，每个 16 位（7 个地址位，1 个读/写位和 8 个数据位）。PCLK 频率决 定了完全配置所需的时间。在 10MHz 的PCLK 频率工作下，完成整个配置所需时间少于 60 μs 。在低电位模式设置时，仅需发 射一个帧，所需时间少于 2 μs 。所有寄存器都可读。在每次写循环中，16 位字节送入 PDATA 通道，每个数据帧中 7 个最重要 的位（A6 ：0 ）是地址位，A6 是 MSB （最高位），首先被发送。下一个发送的位是读/写位（高电平写，低电平读），在传输 地址和读/写位期间，PALE （编程地址锁存使能）必须保持低电平，接着传输8 个数据位（D7 ： 0 ），如图3 所示。表 1 是 对各参数的说明。PDATA 在 PCLK 下降沿有效。当 8 位数据位中的最后一个字节位 D0 装入后，整个数据字才被装入内部配 置寄存器中。经过低电位状态下编程的配置信息才会有效，但是不能关闭电源。 表 1 串行接口时序说明 参 数 名 称 符号/单位 最小值 说 明 PCLK 频率 fCLOCK/MHz - - PCLK 低电平持续时间 tCL,min/ns 50 PCLK 保持低电平的最短时间 PCLK 高电平持续时间 tCH,min/ns 50 PCLK 保持高电平的最短时间 PALE 启动时间 tSA/ns 10 PCLK 转到下降沿前，PALE 保持低电平的最短时间 PALE 持续时间 tHA/n