【数字逻辑课件】同步时序电路的分析续.ppt

状态表和状态图 时序图 同步时序电路的分析小结 求输出函数，触发器激励函数(控制函数) 根据输入和触发器激励函数求状态表 画状态图，时序图，分析电路功能 分析状态时一定先假设一个初始状态 输出要求是次态时，要用触发器存储 同步时序电路的分析小结 §3.同步时序电路的设计 设计：文字描述 状态图 逻辑图 同步时序电路的设计步骤： 形成原始状态图和状态表 状态化简 求控制函数和输出函数 画逻辑图 §3.1形成原始状态图和状态表 例1：X为控制端，求一个五状态加1、加2计数器。 X=0时，计数顺序：0?1?2?3?4?0?.. X=1 时，计数顺序：0?2?4?1?3?0?.. §3.1形成原始状态图和状态表 例2：设计101序列检测器 输入：X＝010101101 输出: Z1＝000101001 或Z2＝000100001 Z1是可重叠检测，Z2检测到一个序列 后要归0，不可重叠检测。 §3.1形成原始状态图和状态表 分析输出为Z1的情况： 初始状态为A态 来0，保持A态，Z=0 来1，是序列首位，进入B态，Z=0 处于B态 来0，“10”是序列第二位，电路进入C状态，Z=0 来1，还是序列首位，保持B态，Z=0 处于C态 来0，“100”不是要检测序列, 回到A态重新开始, Z=0 来1，“101”， 检测到一个序列，进入D态，Z=1 处于D态 来0，是新序列的“10”，回到C态，Z=0 来1，是新序列的“1”，进入B态，Z=0 §3.1形成原始状态图和状态表 状态合并以后，与原状态图等效： 初始状态为A态 来0，保持A态，Z=0 来1，是序列首位，进入B态，Z=0 处于B态 来0，“10”是序列第二位，电路进入C状态，Z=0 来1，还是序列首位，保持B态，Z=0 处于C态 来0，“100”不是要检测序列, 回到A态重新开始, Z=0 来1，“101”， 检测到一个序列,进入B态,Z=1; 开始新序列的检测。 §3.1形成原始状态图和状态表 例3：01序列检测器 X: 0 1 0 1 0 0 0 1 1 0 1 输入 Z: 0 1 0 1 0 0 0 1 0 0 1 输出 §3.1形成原始状态图和状态表 例4：“1111”检测电路 X: 1 1 0 1 1 1 1 1 1 0 0 1 0 Z:0 0 0 0 0 0 1 1 1 0 0 0 0 §3.1形成原始状态图和状态表 原始状态表 状态直接合并后的状态表 §3.1形成原始状态图和状态表 简化的状态图和状态表： §3.2 状态化简 状态化简目的：减少触发器的数量 如：9状态?8状态，节省1个触发器 化简的原理：状态等效,就可以化简 状态等效的条件： 1, 两个状态的Z相等、次态也相等 2, 两个状态的Z相等、次态与原态交错 3, 一组状态的Z相等、次态循环 §3.2状态化简 §3.2状态化简 利用隐含表(Implication Chart)进行状态化简 隐含表化简状态 隐含表化简状态 隐含表化简状态 (A,F),(B,C,H),D,E,G 化简为 A’B’C’D’E’ 五个状态 §3.3 求控制函数和输出函数 例1：用D触发器完成“1111”检测器设计。 §3.3 求控制函数和输出函数 第三步：根据分配状态以后的状态表,分别求触发器的控制函数和输出函数。 §3.3 求控制函数和输出函数 求D触发器的控制函数和输出函数表达式： §3.3 求控制函数和输出函数 用D触发器实现的波形 同步时序电路设计总结 画原始状态图， 不要想着节省状态，一定要画全；要考虑到从每个状态出来所有的输出情况。 画原始状态表 化简状态表 求控制函数和输出函数 最困难的是第一步，只要有了原始状态图，后面的步骤是有规律的。 同步时序电路设计总结 例：串行输入码的奇偶检测电路，如果输入序列有奇数个1，Z=1；否则，Z=0。 分析: 组合电路中奇偶校验是并行输入的，因此可以成对消去1；此例是串行输入,因此要记忆状态,用时序逻辑。 输入是无限序列。边输入边判断奇偶性,状态图: 同步时序电路设计总结 §4 典型的同步时序逻辑电路 中规模集成电路(MSI)的同步时序逻辑 §4.1 计数器 §4.2 寄存器 §4.3 移位寄存器 §4.1 计数器 (Counter) 计数器的功能：对CP脉冲计数，一个脉冲变化一次状态 计数器的种类： 同步计数器，异步计数器 加法计数器(加1,加2等), 减