2012数字电路EDA新.pptVIP

实验一:三人表决器设计 一:实验目的 熟悉利用MAX+plusII的原理图输入方法设计简单组合电路，通过三人表决器的设计把握利用EDA软件进行数字电路设计的详细流程。 二:实验内容用原理图输入法完成三人表决电路的设计，包括原理图输入、目标器件选择及编译、时序仿真和引脚锁定。 实验二 组合逻辑模块设计 一﹑实验目的 熟悉MAX+plusII的VHDL或VerilogHDL文本设计过程，学习简单组合电路的设计和仿真，并进一步掌握译码器的工作原理。 二﹑实验内容 用文本输入法设计带使能控制端的3/8译码器和4/16译码器，并进行功能仿真。 三﹑实验报告要求 根据以上实验内容写出实验报告，包括程序设计、仿真波形图及其分析报告。 3/8七段数码显示译码器: module m0000001(a,b,c,g1,g2an,g2bn,y);input a,b,c,g1,g2an,g2bn;output[7:0]y;reg[7:0]y;wire[2:0]in;assign in={a,b,c};always @(in or g1 or g2an or g2bn)beginif(!g1) y=8hff;else if (g2an | g2bn) y=8hff;else case(in) 3d0:y=8 3d1:y=8 3d2:y=8 3d3:y=8 3d4:y=8 3d5:y=8 3d6:y=8 3d7:y=8 default:y=8bx; endcaseendendmodule 4/16七段数码显示译码器: module decode7n(disp_data,outdata); input[3:0] disp_data; output[7:0] outdata; reg[7:0] outdata; always @(disp_data) //显示译码输出 begin case (disp_data) //选择输出数据 4h0: outdata = 8hc0; //显示0 4h1: outdata = 8hf9; //显示1 4h2: outdata = 8ha4; //显示2 4h3: outdata= 8hb0; //显示3 4h4: outdata = 8h99; //显示4 4h5: outdata = 8h92; //显示5 4h6: outdata = 8h82; //显示6 4h7: outdata = 8hf8; //显示7 4h8: outdata = 8h80; //显示8 4h9: outdata = 8h90; //显示9 4ha: outdata = 8h88; //显示a 4hb: outdata = 8h83; //显示b 4hc: outdata = 8hc6; //显示c 4hd: outdata = 8ha1; //显示d 4he: outdata = 8h86; //显示e 4hf: outdata = 8h8e; //显示f endcase end endmodule 实验三可变模四位加/减计数器的设计 一﹑实验目的 1.熟悉MAX+plusII的VHDL或Verilog文本设计过程，学习简单时序电路的设计和仿真，并进一步掌握计数器的工作原理。 ２.学习并掌握基于MAX+plusII的电路系统多层次的设计方法。 二﹑实验内容 1.用文本输入法分别完成可变模四位加/减计数器和七段显示译码器的设计,生成图元文件,并进行功能仿真。 2.以内容1设计的计数器和译码器为底层文件,完成顶层设计,并对顶层文件进行功能仿真。 三、实验报告要求 根据上述实验内容写出实验步骤,给出实验参考程序,顶层原理图,仿真波形图,并对仿真结果进行分析 四位可变模值加/减计数器 module clock_updown(in_data,clk,rest,load,up_down,count_out); input clk,rest,load,up_down; input[3:0]in_data; output[3:0]count_out; reg