组成与体系结构1.pptVIP

组合逻辑电路（1） 逻辑图 直接用门及互连表示输入输出的逻辑关系 以一位全加器为例 A B Cin S Cout 组合逻辑电路（2） 常见逻辑电路----多路选择器 组合逻辑电路（3） 常见逻辑电路----译码器 组合逻辑电路（4） 16位IR 8个16位GPR 4位OP 三地址 Load-store结构 例：简单CPU的运算电路 R0 en CLK R1 en CLK R2 en CLK R3 en CLK R4 en CLK R5 en CLK R6 en CLK R7 en CLK Mux8 Mux8 ALU 译码器 Mux2 时序逻辑电路（1） RS触发器 其它寄存器电路的基础 S R Q Q S R Q Q 时序逻辑电路（2） D门闩和D触发器 D C D-latch Q Q D C D-latch Q Q C D R S Q Q D C 时序逻辑电路（3） (1)带置位/复位的D触发器：74LS74 C=0时，若D=1，1234=1110；若D=0，1234=0111 若D=0时C变为1，3为0，其余不变，1234=0101；此后D变为1，由于3为0，4仍然为1 若D=1时C变为1，4的输出仍然为0，2变为0，1和3不变，1234=1010；此时D再变为0，4的输出为1，但由于2的输出为0，1和3的输出不再变化，1234=1011。 Q Q Reset D Preset C 1 5 4 3 2 6 Q Q D C 1 5 4 3 2 6 (2)、J-K触发器 输入 输出 S CLR CLK J K Q 0 0 0 0 不变 0 0 1 0 1 0 0 0 1 0 0 0 1 1 翻转 0 1 X X X 0 1 0 X X X 1 电路符号： JK为控制输入端； CLK为时钟信号； S为置位信号端； CLR复位信号端； Q为输出信号端。 J S Q CLK K CLR Q 时序逻辑电路（4） 带输入使能的D触发器 只有G有效，才能输入 D C D Flip Flop Q Q G 时序逻辑电路（5） 时序逻辑电路内部有存储单元，其行为由输入和内部单元的值共同决定 可分为同步时序逻辑电路和异步时序逻辑电路，计算机中主要用同步电路 在同步时序电路中，所有存储单元的变化由时钟统一触发 组合逻辑 寄存器 输入 输出 补充介绍： CMOS电路延迟（1） CMOS电路延迟（2） 输入电压变化时，输出电压的变化不是瞬时完成的 电流与水流 MOS管：水管开关 电荷：水 电流：水流 电容：容器 电压：水高 CMOS电路延迟（3） 输入电容 每条输入输出路径的电压变化（H-L, L-H） 内部延迟(ns) 与负载有关的延迟(ns/fF)nano-,pico-,femto-,atto- 以2输入与非门为例 CMOS电路延迟（4） 以2选1电路为例 TPhl(nand)=0.1, TPlh(nand)=0.5 A,B: IL(nand)=61 fF, S: IL(inv)50+IL(nand)61=111 fF Tlhf=0.0021ns/fF, Thlf=0.0020ns/fF A到Y: G1内部延迟+G3内部延迟+(wire1电容+IL(G3))*LDD(G1) S到Y: A到Y延迟+INV内部延迟+(wire0电容+IL(G1))*LDD(INV) 假设wire的电容=IL(G3) TAYlh=TPhl(G1)+TPlh(G3)+(2*61)*0.002=0.844ns CMOS电路延迟（5） TSMC 0.18微米二输入与门的特征 面积 输入电容 最大负载 功耗 延迟（非线性） CMOS电路延迟（6） 降低延迟是处理器设计永恒的主题 通过结构设计降低延迟 如流水级的划分、CACHE读出和命中比较是否在同一级、浮点流水级设计等 逻辑设计 如多选一通路的选择次序、加法器算法、流水级间的局部调整等 物理设计 动态电路、clock skew、tr