基于FPGA的数字钟的设计与实现(尾).docVIP

基于FPGA的数字钟的设计与实现 　 QuartusII 是Altera 公司的第四代可编程逻辑器件开发软件,它除承接原来MAX + PLUSII 软件的全部设计功能和器件对象外,还增加了许多新功能和新的FPGA 器件系列。Quartus II 软件提供了一种与结构无关的全集成化环境,将设计、综合、布局和布线、系统的验证都整合到一个无缝的环境中,使设计者能方便地对Altera 公司的PLD 系列产品进行设计输入、快速处理和器件编程。本设计就是在quartud II 7.2，使用VHDL的方法实现基于FPGA的数字钟的设计与实现。 一．该数字钟电子钟的功能要求 数字钟首先具有计时、校时校分、整点报时、12小时/24小时切换功能。它由分频器、校时电路、计数器(2 个60 进制、1 个24 进制计数器)、BCD 译码器、整点报时电路组成。外部555定时器产生1 KHz 的脉冲信号,经分频器分频在其输出端可得到一个1Hz 的脉冲信号。。1Hz 秒脉冲输入秒计数器,经计数、译码输出到显示器,显示时、分、秒。计数值到23 : 59 : 59 时返回00 : 00 :00 。整点报时电路的控制功能是,当分计数器为59 ,秒计数器为50 、52 、54 、56 、58 时,QL = 1 ;为00时Q H = 1 。再经逻辑门电路控制两路不同频率的信号送到蜂冥器,每到一临近整点使其发出五高一低