信号发生器的设计课程设计报告.docVIP

课程设计报告 题 目： 院 （系）： 专 业： 电子信息科学与技术 班 级： 姓 名： 学 号： 13号 设计日期： 设计题目 信号发生器的设计 设计目的 1．掌握数字系统的设计方法； 2．掌握硬件描述语言——Verilog HDL； 3．掌握模块化设计方法； 4．掌握开发软件的使用方法。 设计要求 1．能够正常输出正弦波，方波，三角波； 2．能够设置与调整幅度； 3．波形选择； 四、设计平台（软件、硬件） 1．Quartus2简介 　Altera Quartus II 作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。 　　Altera Quartus II 设计软件是业界唯一提供FPGA和固定功能HardCopy器件统一设计流程的设计工具。工程师使用同样的低价位工具对 Stratix FPGA进行功能验证和原型设计，又可以设计HardCopy Stratix器件用于批量成品。系统设计者现在能够用Quartus II软件评估HardCopy Stratix器件的性能和功耗，相应地进行最大吞吐量设计。 　　Altera的Quartus II可编程逻辑软件属于第四代PLD开发平台。该平台支持一个工作组环境下的设计要求，其中包括支持基于Internet的协作设计。Quartus平台与Cadence、ExemplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供应商的开发工具相兼容。改进了软件的LogicLock模块设计功能，增添 了FastFit编译选项，推进了网络编辑性能，而且提升了调试能力。 图.1系统总体框图 时钟 图.2 DDS与FPGA总体设计图 采 (2) 正弦波数据获取 1．通过MATLAB获取正弦信号数据 MATLAB程序如下: x=0:255 y=127.5+127.5*sin(x*pi/128) y=round(y) plot(x,y) 波形数据如下： 图..3c正弦波ROM表 module Amcontrol(clk,key1,key2,Romdata,Amplitude); input clk; input key1,key2; input [7:0]Romdata; output [7:0] Amplitude; reg [7:0] Romdata_temp1; reg [7:0] X1; reg [7:0] X2; always@(posedge clk) begin if (Romdata=255) X1=8d0; 图5.3h幅度控制模块电路符号 else if(!key1) X1=X1+8d1; always@(posedge clk) begin if (Romdata=0) X2=8d0; else if(!key2) X2=X2+8d1; end always@(*) begin if(!key1||!key2) Romdata_temp1=Romdata+8d5*(X1-X2); end assign Amplitude=Romdata_temp1; endmodule 根据DDS的原理可以知道，要控制系统输出频率的大小只需要相应的改变频率控制字的大小便可以实现。频率控制模块通过两个按键实现对对频率控制字的调节。当检测到按键按下时，对频率控制字进行固定值得加减，从而调节DDS输出的频率大小的固定调节。具体过程如图5.3i所示。 波形选择部分流程图如下： 图5.3i波形选择模块流程图 根据上文中提到的幅度控制原理可以知道，要控制系统