电子设计大赛第一届笔试题.docVIP

全国高校研究生电子设计竞赛笔试试题 填空（5分） 在布局布线之前的逻辑模拟中，需要估算电路的时间延迟，电路的时间延迟一般由＿＿CMOS门延迟 大电容延迟 和 电路扇出延迟 等几部分构成，连线造成的时间延迟与连线的长度有关，而连线的长度一般由＿芯片大小＿、＿芯片层数＿＿和＿集成度 ＿＿决定。 2）时序检查的目的是保证信号的时序满足＿存储单元，锁存器和逻辑门＿等＿时序＿器件所要求的时序限制，时序检查的内容有＿脉冲宽度要求，信号的建立时间、保持时间，组合电路的信号传递时间小于时钟周期时间 ＿等。 版图验证的主要内容有＿设计规则检查＿、版图的电路提取 、电学规则检查＿和＿寄生参数提取＿等。 已知图一所示四选一多路开关的功能为： 当A、B等于0、0时，输出等于I0； 当A、B等于0、1时，输出等于I1； 当A、B等于1、0时，输出等于I2； 当A、B等于1、1时，输出等于I3； 欲使这个四选一多路开关实现逻辑功能 OUT＝B＋（A＋C） 主请答出在I0～I3端所应加入的信号。（5分） I0=1， I1= 1, I2= 1, I3=C， 画出以下电路图（10分） 画出CMOS电路的晶体管电路图，实现Y＝A·B＋C·（D＋E）。 画出带有清零和置位端的CMOS电路D触发器的晶体管电路图。 以P阱CMOS电路结构为例，画出