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GRE 的应用实例与技巧 陈秋霞，IBM 王 辉，Cadence SPB AE Manger 戴 维，Cadence SPB AE 摘要：GRE的全称为Global Route Environment，中文可以翻译成全局布线环 境，顾名思义，就是提供从板子整体上进行布局布线规划的集成环境。是 Cadence针对高速、高密、约束规则复杂的数字电路PCB设计提出的解决方 案。尤其是以总线为基础，引脚数越来越多（3000+）的大规模FPGA类数字电 路设计，或者是高速背板类设计，使用 GRE能极大地节约设计时间，把工程师 从繁重的布线工作中解脱出来，从而更多地关注信号完整性、EMC等关键领 域。 1. 引 言 高速，高密，复杂约束的PCB设计，现在越来越多的被广泛应用。以总线 为基础的，大规模引脚数目的FPGA设计也越来越多的出现在我们的设计之中。 目前PCB Layout工程师针对此类设计的通常做法，几乎都是依靠经验，用手工 的方法进行简单的规划，所有的过程都是在设计者的脑海中，而规划的结果很 难与合作者沟通，甚至最终设计结果与之前的规划大相径庭。 上述手工规划方式的局限性，几乎是无法避免的。导致的后果可能是布线 到最后，发现布线资源不够，被迫加层，甚至推到重来的进行重新布局，重新 布线。导致这些问题出现的关键就是在于没有一个可视化的，可调整的，可实 现的规划工具。 I Cadence的Allegro PCB Designer这个产品中提供了一种可视化的，可调 整的，可实现的，规划工具GRE。在本文中着重介绍其中一个的重要模块Flow Planer的应用与技巧。 2. 项目简介与设计目标 文中所述设计项目是一个含有大规模管脚数目FPGA的设计，其中包含高 速布，部分区域走线密度比较高。由于BAG封装是30X30，预计的信号层走 线是11层。Top层和Bottom层由于摆放元器件，所以真正能利用上的层数 是9个内层和部分Bottom层区域。 由于 Cadence的Allegro PCB Editor产品中全系提供了Flow Planer 工具，其主要功能就是规划走线。所以尝试用该工具进行PCB设计的规 划，并探索下是否能够对PCB层数做一个相应的优化与减少。最后尝试用 II GRE的自动布线的功能，用以验证优化的结果，甚至节约人工手动布线的时 间。 注：使用自动布线需要选择GRE- Full Router的Option License 3. 使用 GRE 工具的可行性 GRE是Cadence公司推出的一个 全局规划工具。在Allegro环境中，把 总线或者有类似总线形态的网络，自动或手动的组成Bundle，然后再在 Bundle的基础上进行Flow的布线规划与调整。通过Design Planning进行 Flow可行性的实验与验证，最后通过GRE - Full Router工具来完成和实 现自动走线。 由此可知，使用GRE工具的项目需要的特征是，有较多的总线结构，走 线的密度比较高，约束比较多，还有重要的一点是这些网络结构整体体现规 律性。 本项目开始开始规划，研究可行性用自动Bundle的方式来验证网络结构 是否有规律性，是否适用于GRE。首先对Auto Bu