电子信息工程基于VHDL的抢答器.docVIP

可编程逻辑器件应用 项 目 报 告 书 项目名称：抢答器 指导老师： 龚兰芳 姓 名： 李诗华 学 号： 080212215 班 级： 08电子2班 目录 一、设计要求-------------------------------------------------------------------------------- 二、设计方案-------------------------------------------------------------------------------- 三、设计程序-------------------------------------------------------------------------------- 四、管脚分配--------------------------------------------------------------------------------- 五、硬件下载实现现象描述----------------------------------------------------------- 六、体会与收获----------------------------------------------------------------------------- 一、 设计要求 1． 具有第一抢答信号的鉴别和锁存功能。在主持人发出抢答指令后，若有参赛者按抢答器按钮，则该组指示灯亮，显示器显示出抢答者的组别。同时，电路处于自锁状态，使其他组的抢答器按钮不起作用。 具有计时功能。在初始状态时，主持人可以设置答题时间的初始值。在主持人对抢答组别进行确认，并给出倒计时计数开始信号以后，抢答者开始回答问题。此时，显示器从初始值开始倒计时，计至0时停止计数，同时扬声器发出超时报警信号。若参赛者在规定的时间内回答完问题，主持人可以给出计时停止信号，以免扬声器鸣叫。 二、设计方案 从要实现的功能来看，层次化的设计会更加容易实现，将设计分为三个部分，第一部分用来实现第一抢答信号的鉴别和锁存功能，在主持人发出抢答指令后，若有参赛者按抢答器按钮，则该组指示灯亮，显示器显示出抢答者的组别。同时，电路处于自锁状态，使其他组的抢答器按钮不起作用，第二部分用来实现在初始状态时，主持人可以设置答题时间的初始值。在主持人对抢答组别进行确认，并给出倒计时计数开始信号以后，抢答者开始回答问题。此时，显示器从初始值开始倒计时，计至0时停止计数，同时扬声器发出超时报警信号。若参赛者在规定的时间内回答完问题，主持人可以给出计时停止信号，以免扬声器鸣叫。第三部分是译码部分将主持人的设置的倒计时数值用数码显示出来。 三、设计程序 第一部分：抢答模块 -------库------- library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; -------实体--------- entity jnb is port(clk,i:in std_logic; u,r,t,y:in std_logic; led3: out std_logic_vector(3 downto 0); k:out std_logic_vector(2 downto 0); o:out std_logic_vector(3 downto 0)); end; --------结构体--------- architecture one of jnb is signal n:integer range 0 to 1; signal clk_1k,clk_100h:std_logic; signal data:std_logic_vector(3 downto 0); signal s:std_logic_vector(6 downto 0); signal h:std_logic_vector(2 downto 0); signal j:std_logic_vector(3 downto 0); begin process (clk) variable cnt1:integer range 0 to 250; variable cnt2:integer range 0 to 100; begin if clkevent and clk=1 then if