EDA电子钟的设计论文.doc

EDA技术及应用论文 题 目 数字电子钟设计 学生姓名 任 骅 学 号 20081305013 院 系 电子与信息工程学院 专 业 电子信息工程 指导教师 刘建成 二〇一一年 六 月 数字电子钟设计 设计方案 多功能数数字钟的设计总体方案框图如下图所示，由控制电路、两个60进制计数器、一个12进制计数器、译码器、显示器和秒信号发生器组成。控制电路控制计数器计时。计数器对秒、分、小时进行计时，当计时到11时59分59秒时，来一个计数脉冲，则计数器清零，重新开始计时。译码器将计数器输出的BCD码计时结果换成十进制送到显示器。显示器显示时、分、秒计时结果。 总方案框图 设计原理 数字电子钟由振荡器、分频器、计数器、译码显示器等电路组成。其中振荡器和分频器组成标准秒信号发生器，由不同进制的计数器、译码器和显示器组成计时系统。秒信号送入计数器进行计数，把累加的结果以“时”“分”“秒”的数字显示出来。“时”显示由12进制计数器、译码器、显示器构成。“分”“秒”显示分别由6位和10位组成的60位进制计数器、译码器、显示器构成。计时出现误差时，可以用校时电路校时、校分，甚至是清零。 设计目标和方法 MAXplusII软件作为电子钟设计工作平台，以数字电路为设计电子钟的理论基础，按照“自顶向下”的层次化设计方法设计该电路，对整个系统进行方案设计和功能划分，系统的关键电路用模块化电路实现，应用MAXplusII软件进行数字电路的设计与仿真。 EDA电子钟系统总体规划 数字电子钟主干电路系统由秒信号发生器、“时”“分”“秒”计数器、译码器及显示器、校时电路组成。秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度，一般用石英晶体振荡器和分频器来实现。将标准秒信号送入“秒计数器”，“秒计数器”采用6位和10位组成的60进制计数器，每累计60秒发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”也采用6位和10位组成的60进制计数器，每累计60分钟，发出一个“时脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用12进制计数器。可实现12小时的累计。通过六个LED显示器显示出来。校时电路用来对“时”“分”“秒”显示器数字进行校对调整和清零。 电子钟MAXplusII原理图 各模块分析 1. 分频电路 程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY f1000 IS PORT(CLK:IN STD_LOGIC; Q1000:OUT STD_LOGIC); END f1000; ARCHITECTURE ccc_arc OF f1000 IS SIGNAL X:STD_LOGIC; BEGIN PROCESS(CLK) VARIABLE cnt:INTEGER RANGE 0 TO 499; BEGIN IF CLKEVENT AND CLK=1 THEN IF cnt499 THEN cnt:=cnt+1; ELSE CNT:=0; X=NOT X; END IF; END IF; q1000=X; END PROCESS; END ccc_arc; 2. 校时电路 程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY dcfq IS PORT(d,clk:IN STD_LOGIC; q,q0:OUT STD_LOGIC); END dcfq; ARCHITECTURE bhv OF dcfq IS BEGIN PROCESS(clk) BEGIN IF CLKEVENT AND CLK =1 THEN q=d; q0=NOT d; END IF; END PROCESS; END bhv; 3. 由6和10位组成的60进制计数器的10位计数器电路 程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY cnt10 IS PORT(CLK:IN STD_LOGIC; ENA:IN STD_LOGIC; CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CARRY_OUT:OUT STD_LOGIC); END ENTITY cnt10; ARCHITE