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50 中華民國電子零件認證委員會
並列式(Pipeline)乘法器之分析與設計
◎廖建興
1. 前言 不會大幅增加體積佔用及降低效能。
本報告提出特別適用於其上應用之一
一般而言，任何算數之運算可以利用 種平行並列(pipeline)式快速乘法器架構
泰勒級數展開(Taylor Series Expansion) 及Verilog程式設計模擬驗證，其方法主
方式，擴展成為一無限級數之加減及乘除 要是使用修正布斯解碼(Modified Booth
運算和。例如一正弦函數sin(z)即可以下式 decoding)查表轉換方式，有效減少欲相加
展開成z參數之和積 之部分積乘項項次(partial product terms)
，再將這些乘項項次以平行並列(pipeline)
(1) 方式次第相加。其中使用到的技巧包括乘
項項次負值的處理，和適當排列乘項項次
此種之展開方式可以獲得確切(exact) 相加的次序，並以平行方式達到高速設計
解，然而以數位邏輯電路(logic circuit)實 需求目的。
現觀點而言，僅可以獲得有限項次之估測
(estimation)值。因此，對數位邏輯電路
及計算機算數(computer arithmetic)考量 2. 乘法器設計基本理論
而言，加法(addition)事實上係最重要及
基本之運算支援方式，可以用以實現減法 本部分主要先探討乘法器之基本設
(subtraction)、乘法(multiplication)，及 計理論，首先敘述乘加之基本概念及其
除法(division)之相關算式。例如，減法 基本數學關係；其次，將敘述平行並列
， ，
可以方便地藉由2 補數(2 complement) (pipeline)式之基本概念，第三部分則依此
方式，以加法方式實現減法運算或負數表 基本概念，以10位元乘數為例說明其平行
示；除法運算執行方式，例如 x ÷ y 兩數 並列(pipeline)式乘法之基本處理及運作方
相除即相當於 x × 1/y 兩數相乘，轉換為乘 式。
式；而乘法運算執行方式可以連續累加加
法方式完成，例如 x × y 兩數相乘即相當於 2.1 乘加(MAC)概念
將x本身累加(accumulation) y - 1 次。然而
當算數邏輯位元數增加，及加法運算量增 一二進位數(binary number) B之基本
大時，如何思考以較快速之演算方法(如平 表示方式可以(2.1)方程式表示之，其中bn-1
行並列(pipeline)方式)有效降低運算量及可 係表示最高位元(MSB)，代表正或負號
能之延遲，便是另外一重要課題。
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