基于Virtex5的USB模块设计毕业论文.doc

毕业 任务书 一、题目 基于XC5VLX50T的USB 模块设计 二、研究主要内容 基于 XC5VLX50T的原理，完成USB模块，DDR22模块，Strata Flash模块，时钟模块的设计方案，实现相关原理图和PCB图的设计。 三、主要技术指标 1.USB模块：支持Digilent Adept USB和Xilinx iMPACT USB. 2.DDR22模块：256MByte容量的SODIMM，64位数据带宽。 3.Strata Flash模块：32Mbyte容量。 4.Clock Gen模块：25Mhz时钟信号，24.576Mhz时钟信号，12Mhz时钟信 号，200Mhz 100Mhz的高速高性能差分时钟信号。 四、进度和要求 第1周： 完成任务书和开题报告。 第2周到第3周： 熟悉USB，DDR22模块相关手册，提出方案，设计模块原理图。。 第4周到第5周： 熟悉时钟，Strata Flash模块相关手册，提出方案，设计模块原理图。 第6周到第8周： 分析USB，DDR22，时钟，StrataFlash模块与XC5VLX50T的逻辑连接关系，绘制原理图。 第9周到第11周：用CAD工具完成USB，DDR22模块和XC5VLX50T的PCB连接电路图。 第12周到第13周：用CAD工具完成USB，DDR22模块和XC5VLX50T的PCB连接电路图。 第14周到第16周：提供XC5VLX50T和通讯四个模块的逻辑接口，绘制连接电路图。 第17周到第18周：撰写毕业论文，准备答辩。 五、主要参考书及参考资料 《Genesys Board Reference manual》Henley Court著 《Virtex-5 Family Overview 》Xilinx著， 《嵌入式硬件系统开发流程》 《Genesys原理图》 Diligent公司著 学生 ___XX______ 指导教师 __XX___ 系主任 ___________  摘 要Adept USB模块、FPGA 模块、Strata Flash模块、DDR2模块、时钟模块。 关键字：virtex5， FPGA,，adept USB，strata flash，DDR2 ABSTRACT With the development of integrated circuit technology, the digital integrated circuit design becomes more important.Genesys is a complete ,high-performance digital development system based on XC5VLX50T chip and it integrated many related functional module. XC5VLX50T is a FPGA chip within Virtex5 series.This paper analyzes the design principles and circuit connection of some modules of the chip digital development system GENESYS . In the process of analyzing the various modules of Genesys, the thesis starts from the top-level function definitions of the modules, then give out the module signal definition of the module .If needed, some sub-module should get further discussed.Then the paper discuss how to get the module hardware implementated. According to the data sheet of the chip,draw out the circuit connection, and give out the pin connection relationship with XC5VLX50T. The thesis work consists of mk FPGA conf