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第七章 高速信号的时序分析 时序系统 时钟器件 时钟抖动 时序系统 信号的传输方式 按时钟策略分： 异步方式 外时钟同步方式 内时钟同步方式 源同步方式 时钟数据恢复方式 时序系统 高速数字互连设计中两种常用的同步时序系统 ： 共同时钟同步 源时钟同步 时序系统 公共时钟同步的时序分析 公共时钟同步原理 时序系统 系统时序的基本要求就是： 在下一个时钟周期到达之前，前一个数据要能稳定地被读取。 时序系统 时序系统 时序系统 时序系统 传播延迟：只和信号的传播速度与线长有关 飞行时间：最大飞行时间、最小飞行时间 飞行时间表示参考波形与接收器的实际波形之差飞行时间需要仿真参考负载来计算 。 时序系统 时序系统 建立时间和保持时间 时钟信号来的时候，要求数据必须已经存在一段时 间，这就是器件需要的建立时间(Setup Time)而时钟边沿触发之后，数据还必须要继续保持一段时间，以便能稳定地读取，这就是器件需要的保持时间(Hold Time) 时序系统 建立时间裕量和保持时间裕量 如果数据在时钟沿触发前后持续的时间均超过建立时间和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。 建立时间裕量取决于逻辑路径的延时和时钟周期 建立时间裕量可以防止由于信号串扰、逻辑延时计算中的错误、后期布线中的小变更造成的对电路的影响 时序系统 抖动(Jitter)和偏斜(Skew) 所谓抖动，就是指两个时钟周期之间存在的差值，这个误差是在时钟发生器内部产生的，和晶振或者PLL内部电路有关，布线对其没有影响 时序系统 时钟偏斜(Skew)是指两个相同的系统时钟之间的偏斜 包含了时钟驱动器的多个输出之间的偏斜(也叫做内部偏斜)，也包含了由于PCB走线误差造成的接收端和驱动端时钟信号之间的偏斜(也叫做外部偏斜) 时序系统 共同时钟时序分析 时序系统 共同时钟总线设计的局限性 (1)共同时钟技术通常适用于中等速度的总线设计 (2)由于器件内部电路和PCB走线的延迟，这在理论上限制了共同时钟总线能工作的最大频率；同样，在频率固定的情况下，就限制了最长的走线距离。 (3)走线延迟最主要由走线长度决定，而走线长度常常由散热因素决定。随着总线速度的提升，散热性能要求的增加迫使器件摆放的间隔增大，这在一定程度上也限制了共同时钟系统的速度提升。 时序系统 源时钟同步的时序分析 源同步时序原理 时序系统 时序系统 源同步技术中，走线长、Tco、器件本身的快慢不是影响接口速度的因素，影响速度的最主要因素是数据与时钟锁存信号之间的时钟偏斜。 源同步总线的设计最主要取决于数据信号及选通信号(也就是源同步时钟)传输延时之间的差异。 源同步时钟系统中，数据和源同步时钟信号是同步传输的，我们保证这两个信号的飞行时间完全一致，这样只要在发送端的时序是正确的，那么在接收端也能得到完全正确的时序。 时序系统 时序系统 源同步时序系统实例 时序系统 源同步时序分析 时序系统 时序系统 源同步时序优缺点： (1)理论上没有最高总线速度限制。 (2)总线的速度受数据信号与选通信号之间的延时影响。 (3)一些非理想的因素会产生意外的时序偏移，从而在一定程度上限制源同步总线的速度。 (4)飞行时间不会影响源同步时钟信号的传输。 (5)选通信号和数据信号采用同样方式走线较为有利，将最大程度上减小彼此之间的时序偏移。 时序系统 其他总线数据传输技术 ： 1．附带发生式时钟 2．嵌入式时钟 时钟器件 时钟树 时钟器件 时钟器件 分析时钟树可知，影响时钟分配系统性能的有以下几个因素： 1．偏斜 2．输出偏斜 3．封装偏斜 4．传送延时 5．负载不均衡 6．输入临界变化 时钟器件 时钟器件 时钟器件 时钟器件 时钟缓冲器 (1)不带锁相环的时钟缓冲器 (2)带锁相环的时钟缓冲器 时钟器件 时钟缓冲器应用 (1)零延时缓冲器 时钟器件 (2)应用差分技术的时钟缓冲器 ① PECL时钟缓冲器 ② LVDS时钟缓冲器 (3)Spread Aware缓冲器 时钟器件 时钟发生器 1．时钟发生器特点 时钟发生器通常也被称为频率时序发生器(FTG)或频率合成器，它是一种以“晶体”、振荡器或给定时钟作为输入的，能产生较宽频率范围输出的设备。 时钟器件 时钟抖动 时钟抖动的产生 时钟抖动是4种噪声源叠加的结果： 晶体本身发出