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Agilent LVDS 传输系统测试方案 安捷伦应用工程师李凯 LVDS 是低压差分信号的简称，由于其优异的高速信号传输性能，目前在高速数据传输领域得 到了越来越多的应用。其典型架构如下： 一般LVDS 的传输系统由FPGA 加上LVDS 的Serdes 芯片组成，LVDS 的Serializer 芯片把 FPGA 的多路并行数据通过时分复用的方法变成较少路数、较高速率的串行LVDS 信号进行传 输，接收端的de-Serializer 芯片再把接收到的串行LVDS 信号解成多路并行数据。其好处在 于FPGA 通过外挂的LVDS 芯片可以方便可靠地以高速率把内部数据传输出去，如NS、TI 等 公司大量提供这种LVDS 的Serdes 芯片。 对于LVDS 系统的测试，主要涉及以下几个方面： 1/ FPGA 内部逻辑和并行接口测试，用于保证数据处理和控制的正确性； 2/ 高速串行LVDS 信号质量测试，用于保证LVDS 信号的正确传输； 3/ 高速互连电缆和PCB 的阻抗测试，用于保证传输链路的信号完整性； 4/ 系统误码率测试，用于验证系统实际传输的误码率； 下面就几个方面分别介绍： 1/ FPGA 内部逻辑和并行接口测试，用于保证数据处理和控制的正确性； 传统上的FPGA 内部信号调试有2 种方法：直接探测和软逻辑分析仪的方案。 直接探测的测试方法: 是通过在逻辑代码里定义映射关系，把内部需要调试的信号映射到外部未使用的I/O 管脚上， 通过相应PCB 走线和连接器把这些I/O 管脚的信号引出，再送给逻辑分析仪做信号测试和分 析仪。 这种方法的好处是简便直观，可以利用逻辑分析仪的触发和存储功能，同时信号的时序关系都 得到保留；但缺点在于FPGA 内部要探测的信号节点很多，而外部的未用I/O 数量是有限的， 因此调试完一组节点后需要修改逻辑代码中的映射关系到另一组节点，并重新综合、布线，当 工程比较复杂时综合、布线等花的时间非常长，所以对于比较复杂的设计测试效率比较低。 软逻辑分析仪的方案: 是FPGA 厂家提供的一种测试方案，其原理是在FPGA 逻辑代码设计阶段或综合完成后在工 程中插入一个软逻辑分析仪的核，软逻辑分析仪的核需要占用一定的块RAM 资源，可以用工 作时钟把内部信号信号采集到块RAM 里，采完以后再通过FPGA 的JTAG 接口把块RAM 里 的数据读到外部PC 上显示波形。这种方案的好处是只需要外部PC 就可以完成测试，不用占 用额外I/O，同时如果代码没有变化的话可以不用重新综合，但是使用也有一定的限制，比如 会占用比较多块RAM，记录波形长度和触发功能有限，由于内部时钟先作采样造成信号的时 序关系丢失等。 为了解决目前FPGA 调试中面临的问题，Agilent 做为业界领先的测试仪器生产厂商，和业界 领先FPGA 厂商合作共同推出了动态探头的FPGA 调试方案。动态探头的方案可以支持 Agilent 的逻辑分析仪，也可以支持混合信号示波器，比如Agilent 的MSO9000 系列. 下面以Xilinx 的FPGA 调试来举例说明。动态探头的工作原理也是在FPGA 设计阶段用开发 工具，比如Xilinx 的Chipscope 在FPGA 代码综合完成后插入一个ATC2 （Agilent Trace Core-2 ）的IP core，把内部信号映射到ATC2 core 的输入端，然后布线映射生成bit 文件下 载到FPGA 内，整流程和软逻辑分析仪的设计流程非常类似。 但是相对于软逻辑分析仪的方案，这个core 的功能相对简单，基本功能相当于一个可以被 JTAG 命令控制的多路复用器，因此其仅占用很少的逻辑布线资源。目前Agilent 的逻辑分析 仪以及9000 系列示波器都是基于windows 和PC 平台的，因此可以用逻辑分析仪或示波器的 USB 或并口来控制JTAG 电缆完成bit 文件下载和信号组的选择。FPGA 的I/O 输出的信号可 以通过逻辑分析仪的探头捕捉测量,FPGA 强大的采样、触发和存储功能可以支持非常复杂的 信号分析。下面是一个调试的组网图。 由于测试工程师可能要探测的信号已经都事先送到了ATC2 Core 的输入端，因此再调试阶段 只需要在逻辑分析仪或混合信号示波器的操作界面里选择不同组的信号即可直接把信号送出， 当完成一个模块调试后不用再修改任何代码和映射关系即可直接选择另一个模块的信号输出进 行调试。由此可见，这种调试方法结合了以前两种调试方法的优点，把仪器强大的采样、触发、 存储功能和软核的灵活性结合起来，在实现FPGA 内部信号有效探测