嵌入式开发-基于ASIC_SoC的UART核的设计.pdfVIP

基于 ASIC/SoC的UART核的设计 1 1 1 2 尧勇仕 ， 顾晓峰 ， 于宗光 ， 韩郑生 (1 江南大学，江苏 无锡214122) (2 中国科学院微电子研究所，北京 100029) 来源：微计算机信息 摘要：本文描述了通用异步收发机 UART（Universal Asynchronous Receive Transmitter） 核的一种优化设计实现的设计流程。通过采用划分功能模块使结构直观清晰并且简化了设计 流程。该 UART 核采用VerilogHDL 语言描述其功能，对 RTL 级实现优化，解决了多时钟、亚 稳态和毛刺等问题。用 SYNOPSYS 软件仿真、验证和综合、优化生成的 IP(Intellectual Property)核可以很方便地嵌入到 ASIC/SoC 设计中。 关键词：UART，SoC，VerilogHDL 语言，验证与综合 中图分类号：TN43 文献标识吗：A Design of UART core based on ASIC/SoC 1 1 1 2 Yao Yong-shi ，Gu Xiao-feng ，Yu Zong-guang ，Han Zheng-sheng (1 Southern Yangtze University ， Wuxi 214122 China) (2 Institute of Microelectronics of Chinese Academy of Sciences, Beijing 100029 China) Abstract: This paper presents the design flow of a UART (Universal Asynchronous Receive Transmitter)core by optimized designing and realization. The function module partition method is applied to make the structure clear and to simplify the design flow. The UART core function is described using VerilogHDL language and optimized in the RTL code. Problems such as multiclock, metastable state and burr are solved. The IP (Intellectual Property) core generated by simulation, validation, synthesis and optimization using SYNOPSYS can be conveniently embedded in ASIC/SoC design. Key words: UART，SoC，VerilogHDL language，synthesis and optimization 1、引言 随着集成电路(IC)技术进入深亚微米时代，片上系统 SoC（System-on-a-Chip）以其显 著的优势成为当代 IC 设计的热点。基于软硬件协同设计及 IP复用技术的片上系统具有功能 强大、高集成度和低功耗等优点，可显著降低系统体积和成本，缩短产品上市的时间。IP 核是 SoC 设计的一个重要组成部分，已成为目前微电子设计的热点和主要方向[1]。 UART 核以其可靠性、传送距离远的特点被广泛应该到通信系统和嵌入式微处理器上。 利用传统的 EDA 工具通过对 RTL 代码仿真、验证、综合、布局布线后生成网表，下载到 FPGA 中实现，这样做成的核主要用于验证的[2]，不适合用来做掩膜。在 ASIC/SoC 技术日渐成熟 的今天，设计商更希望得到能够做掩膜的 IP 核，从而便于嵌入到 ASIC/SoC 设计中。本文描 述的 UART 核采用 SYNOPSYS 软件的设计流程，在 RTL级上进行优化，解决了综合优化中碰到 的一些常见问题。利用 VCS 仿真、编写测试激励来验证，最后用 design compile 综合优化 做成的 IP 核可以满足此要求，应用到 ASIC/SoC设计