【SoCVista】10.流水线结构并行自适应递归滤波器_1.docVIP

第十章、流水线结构的并行自适应递归滤波器 学过数字信号处理，就不可能不知道滤波器。经典的滤波器分两类：FIR和IIR。FIR是有限长冲击响应滤波器，硬件电路是非递归的；而IIR是无限长冲击响应滤波器，硬件电路存在递归环路，值得注意的是，IIR可以看成是一个FIR和递归环路的级联。 在第九章已讨论高速并行的FIR设计方法，而这一章的对象将是IIR。IIR不同于FIR之处在于其递归的环路，怎么在递归环路中进行流水化设计或者并行设计将是我们要解决的棘手问题，，，注意，在《第二章、迭代边界》中，我们曾给出“环路边界不能通过插入流水线寄存器来改变”这一结论。从重定时的角度也很容易理解，环路中插入流水线寄存器是做不到的。但是，下面即将介绍的技术，将“很诡异地”实现环路的流水化或并行化，要思考的问题是：环路的流水和并行是如何实现的，在实现环路流水和并行的同时，系统其他非递归部分发生了什么“巨大的”变化。注意，第三章所讨论的流水线是前馈割集上插入寄存器，而环路是不存在前馈割集的，那么这里所介绍的流水又将如何理解呢？ 流水线交织操作 交织，顾名思义是有规律的交错，比就是1和2两个数字的交织，又如ABCABCABC，就是A、B和C三个字母的交织。下面将要讨论的技术，将使得环路中出现这种有规律的数据交错现象。 以一阶IIR滤波器为例，迭代公式如下 其电路结构见图1， 图 1 一阶IIR电路结构 如何才能增加图1环路（红线所示）中的延时个数，而又不破坏电路功能呢？其实最简单的办法就是M倍降速，比如要得到3级流水环路，进行3倍降速，新电路结构如下， 图 2 一阶IIR的3倍降速电路结构 不知大家是否还记得，什么叫M倍降速？M倍降速就是原DFG中的1个延时用M个延时取代（即，延时单元倍增到M倍），输入输出数据也随着“增采样”至M倍（*表示无意义的数据占位，可以是0或其他）。从图1和图2的区别很容易理解M倍降速的含义。 图1的输入序列为，图2的输入序列为，其实也可看成数据在降速，原先一个周期一个有效数据，现在是三个周期一个有效数据。注意，第三章的前馈割集流水线技术不会导致数据降速，所以M倍降速所带来的“环路流水线”与一般的流水线是不太一样的。从迭代边界的角度，图1的迭代边界为，图2是，所以理论上图2电路时钟频率是图1电路的3倍。虽如此，但图2电路是三个周期处理一个有效数据，所以在吞吐率上并没带来任何改善。 仔细思考图2电路，其实每三个周期中有两个数据周期并没有被利用，白白浪费了。如果有三路独立的滤波数据，那么就能同时复合在同一电路（图2）中，也就是 图 3 3路独立数据的复合滤波 输入表示第i路的第j个数据点，输出也类似。IIR滤波器往往可以分解为多个1阶和2阶单元的级联或并联，这些单元的输入可以看成是多路独立的数据流，因此可以复合在同一电路结构中，见例1和例2。 如图4的2个1阶IIR级联结构，构造一个2级流水的一阶IIR单元，并实现2路数据的复合。 图 4 2个一阶IIR单元的级联 只需在恰当的周期，将数据w_i选择作为输入即可实现2个一阶IIR单元的复合。复合电路的数据交织情况见表格1，从中可以可知，在第-1周期，第一个IIR单元的初始值w(-1)被置入R0寄存器，在第0周期，第二个IIR单元的初始值y(-1)被置入R0单元，偶数号周期，即第0/2/4/6…周期输入x序列，而奇数号周期，即第1/3/5/7…周期输入w序列，采样奇数号周期的输出即为y序列。 图 5 2个一阶IIR单元复合2级流水环路结构 表格 1 2个一阶IIR单元复合的数据交织表 -1 0 1 2 3 4 5 6 7 周期 x(0) w(0) x(1) w(1) x(2) w(2) x(3) w(3) 输入 w(-1) y(-1) w(0) y(0) w(1) y(1) w(2) y(2) w(3) R0 w(-1) y(-1) w(0) y(0) w(1) y(1) w(2) y(2) R1 w(0) y(0) w(1) y(1) w(2) y(2) w(3) 输出 如图5的2个1阶IIR并联结构，构造一个2级流水的一阶IIR单元，并实现2路数据的复合。 图 6 2个一阶IIR单元的并联 从表格2可知，第-1周期，将第一个IIR单元的初值y0(-1)置入R0，在第0周期将第二个IIR单元的初值置入R0，对于R2之前的选择器，在偶数号周期锁存其前置加法器的结果，在奇数号周期锁存另一路结果，最终电路见图7。 图 7 2个一阶IIR单元复合2级流水环路结构 表格 2 2个一阶IIR单元复合的数据交织表 -1 0 1 2 3 4 周期 x(0) x(0) x(1) x(1) x(2) 输入 y0(-1) y1(-1) y0(