实验3 利用计数器控制状态变更产生周期性写时序.pptVIP

实验2 利用计数器控制状态变更产生周期性写时序 实验要求 IDT7202芯片（FIFO）用于缓存数据 自己尝试生成IDT7202的写控制时序，实现数据缓存。 不考虑FIFO复位信号； 如果FIFO写满则停止写入。 要求采用50MHz晶振，每1ms产生1个写脉冲，脉冲宽度大于30ns。 设计思路 理解题意 封装（本例只考虑用到的引脚） 实体 框架 逻辑 实现 仿真 设计思路 50MHz的晶振频率，可以产生50MHz的计数器。每个计数周期代表20ns。 每毫秒产生一个写脉冲，意味着20000个时钟为一个大循环，换成二进制，需要15位的计数器，计到19999强制归零。 不可能产生30ns的准确写宽度，最小只能用两个周期产生40ns宽的写脉冲。 关键信号 代码 library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_arith.all; use IEEE.std_logic_unsigned.all; entity wr is port ( rst, CLK50M, FF : in std_logic; w : out std_logic; d :out std_logic_vector(7 downto 0) ); end wr; architecture wr_arch o