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第7章 COMS逻辑门 电子学分析 本章概要 反相器的直流特性 ?? 反相器的开关特性 ?? NAND/NOR直流特性 ?? NAND/NOR开关特性 ?? 逻辑门FET尺寸设计 ?? 传输门和传输管 ?? CMOS逻辑电路的特点 7.1 反相器的直流特性 反相器工作状态 7.1 反相器的直流特性 VTC:定义 7.1 反相器的直流特性 VTC:噪声容限 7.1 反相器的直流特性 中点电压的计算 7.1 反相器的直流特性 VM与器件比的关系 7.2 CMOS反相器的开关特性 7.2 反相器的开关特性 延迟时间的定义   7.2 反相器的开关特性 MOS管的简化模型  总的输出电容 7.2 反相器的开关特性 下降时间的计算 7.2 反相器的开关特性 上升时间的计算 7.2 反相器的开关特性 传播延迟时间 7.2 反相器的开关特性 一般规律 反相器功耗 反相器功耗 反向器功耗 7.3 NAND/NOR直流特性 与非门:电路结构 7.3 NAND/NOR直流特性 与非门:VTC 7.3 NAND/NOR直流特性 与非门:版图 7.3 NAND/NOR直流特性 与非门:中点电压 7.3 NAND/NOR直流特性 或非门:电路与VTC 7.3 NAND/NOR直流特性 或非门:中点电压 7.4 NAND/NOR开关特性 与非门:电路模型 7.4 NAND/NOR开关特性 与非门:上升时间 7.4 NAND/NOR开关特性 或非门:电路模型 7.4 NAND/NOR开关特性 或非门:上升与下降时间 7.4 NAND/NOR开关特性 扇出和扇入 小结 上升时间 下降时间 开关延时随扇入增加而增大 开关延时随输出负载电容增大而增大 7.5 NAND/NOR直流特性 NAND/NOR功耗 7.6 复合逻辑门的分析 7.6 复合逻辑门的分析 求最坏情况下的下降时间，先要找到最长的nFET串联链 求最坏情况下的上升时间，先要找到最长的pFET串联链 7.6 复合逻辑门延时计算的步骤 1.首先确定输出电容Cout CFET是从输出端看进去的漏极电容，其大小与电路的拓扑结构有关；CL是负载电容，后一级的输入电容即为前一级的负载电容； 2.计算充放电时间常数，找出充放电的最长路径，按照Elmore公式计算 3.计算最坏情况下的上升时间和下降时间 7.5 逻辑门FET尺寸设计 NOT/NAND2/NOR2 7.5 逻辑门FET尺寸设计 NAND3/NOR3 7.5 逻辑门FET尺寸设计 7.6 传输门与传输管 传输门 nFET pass transistor 7.6 传输门与传输管 传输管:特点 在大多数电路中可用于替代传输门 优点：面积小，互连简单，速度快 缺点：不能通过全程电压（0，VDD） 7.6 传输门与传输管 nFET传输管的延迟时间 7.6 传输门与传输管 nFET和pFET的比较 7.7 CMOS逻辑电路特点 高噪声容限 逻辑低电平VOL为电路最低电位GND 逻辑高电平VOH为电路最高电位VDD 几乎无静态功耗 稳态下不存在从VDD到GND的电流通路 上升时间和下降时间相当 只要合理设计pFET和nFET的尺寸比，可以使上升时间=下降时间 无比逻辑 逻辑电平与器件的相对尺寸无关 低输出阻抗、高输入阻抗 稳态下输出总与VDD或GND联通 稳态下输入电流几乎为零 电路模型 上升时间tr 7.4 NAND/NOR开关特性 与非门:下降时间 推论：串联的FET导致R→2R，并引入管间电容Cx，引起延时增加；并联的FET导致相反的结果。 下降时间tf 电路模型 下降过程（放电） 上升过程（充电） 扇出FO：输出接负载门的数目 扇入FI：输入端子的数目 7.4 NAND/NOR开关特性 小结 与非门、或非门的延迟时间可统一用下式表达 下降时间 上升时间 其中，tr0、tf0、αｎ、αｐ取决于FET的寄生电阻和寄生电容 在尺寸相同的条件下，与非门的下降时间大于上升时间（tftr）,而或非门的下降时间短于上升时间（trtf） 开关延迟随扇出Fo的增加而增加，亦随扇入Fi的增加而增加 逻辑门的电特性（直流、开关等）取决于 工艺变量：主要是FET的迁移率和氧化层厚度 设计