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实验一 MAX+PLUSII使用（简单逻辑电路设计与仿真） 实验目的 学习并掌握MAX+PLUSII CPLD开发系统的基本操作。 掌握简单逻辑电路的设计方法与功能仿真技巧。 实验仪器设备 PC机，1台 MAX+PLUSII CPLD软件开发系统，1套 实验预习要求 预习教材中的相关内容； 预习老师教学演示的相关内容； 阅读并熟悉本次实验内容。 实验内容 用原理图设计一个1位二进制的全加器（由两个1位二进制半加器构成）并进行电路功能仿真与验证。 实验操作步骤 （1）开机，进入MAX+PLUSII开发系统； （2）在D盘建立自己的目录（注意要以英文命名）； （3）图1-1 输入文件类型选择菜单 4）在空白屏幕上双击，从元件库中确定并选择基本元件。注意：从prim子目录中选择输入引脚input和输出引脚output和相应的门电路。见图1-2。 图1-2 符号元件库选择目录 （5）在图形编辑窗口完成电路的连线及对引脚的命名。 图1-3 1位半加器的电路 （6）打开FILE主菜单，选择SAVE AS，将画好的线路图以自己设定的某个名称保存在自己的目录下（文件的扩展名必是.gdf?）。 （7）并将该设计文件指定成项目文件（选择菜单“FILE”→ project→ set project to current file). （8）对所设计的电路进行编译。（选择菜单“FILE”→ project→ savecompile）”按钮，添加输入、输出节点。 选择输入节点A，点OK，再选择输入节点B，点OK。以此类推，将输入输出节点添加好。 （11）在时钟输入端处设置好输入端口A、B方波脉冲，点击屏幕左侧，弹出对话框中，设置时钟周期，A为100ns,B为150ns。 12）设置好的输入波形如图如示。 （（13）保存后，（选择菜单“FILE”→ project→ savesimulate））五． 实验操作步骤 （1）开机，进入MAX+PLUSII CPLD开发系统； （2）在D盘建立自己的目录（注意要以英文命名）； （3）library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity div3clk is port(clk : in std_logic; outclk : out std_logic); end div3clk; architecture art1 of div3clk is begin process(clk) variable counter:std_logic_vector(1 downto 0); begin if clkevent and clk=1then if counter = 10 then outclk = 1;counter := 00; else outclk = 0;counter:= counter+1; end if; end if; end process; end art1; 3.仿真结果及分析。 实验三 译码器电路设计仿真与下载 一． 实验目的 1．学习并掌握MAX+PLUSII CPLD开发系统的操作技巧。 2．掌握数字逻辑电路的设计方法与功能仿真技巧。 3．学习芯片下载与实验基本方法。 二． 实验仪器设备 1．PC机，1台 2．MAX+PLUSII CPLD软件开发系统，1套 3．CPLD实验及下载装置，1套 三． 实验预习要求 1．预习教材中的相关内容； 2．编写好VHDL3-8译码器源程序。 四． 实验内容 用VHDL设计一个3-8译码器电路，并进行功能仿真与下载测试。 要求： （1）设置3个输入端：分别取名为K1、K2、K3； （2）设置8个数据输出端，取名为Y0至Y7; （3）电路功能为：K1、K2、K3为“000”， Y0至Y7输出为， K1、K2、K3为“001”， Y0至Y7输出为“101111111”，…， K1、K2、K3为“111”， Y0至Y7输出为，。 （4）进行电路功能仿真与验证。 （5）进行CPLD芯片数据下载与硬件功能测试。 五． 实验操作步骤 （1）开机，进入MAX+PLUSII CPLD开发系统； （2）在D盘建立自己的目录（注意要以英文命名）； （3） 所需信号 对应引脚 K1 79 K2 78 K3 73 Y