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Intel 现代CPU 结构与技术 东南大学计算机学院 任国林 Email:renguolin@seu.edu.cn 讲座纲要: 5、其它技术 （1）ATC技术 L1 D-Cache与L2 Cache间总线宽度为256bit； 两次可传送一个块(64B)； 传输延迟从PⅢ的8个Tc减少为2个Tc。 （2）高速执行引擎技术 两个快速ALU的执行周期各为1/2Tc； 流水线每个Tc最多可执行6μop。 转59页 （3）高速前端总线 利用“四倍速”(FSB400)技术，FSB为100MHz时可提供64bit/8*100MHz*4=3.2GB/s的传送带宽。 （4）SSE2 包含MMX和SSE全部功能，增加144条128位指令。 能同时处理16个8bit、8个16bit、4个32bit、2个64bit、1个128bit的数据。 （5）超线程技术 只要资源不冲突，可同时运行多个线程； 需主板(芯片组)、内存、OS、应用程序的支持。 （6）EM64T技术 将CPU原有8个REG扩展为64位，另增加了8个64位REG； 兼容32位和64位操作，允许使用更大的主存。 转18页 转59页 PⅢ及三种核心P4 CPU比较 82 3路(31级) 3路(20级) 3路(12级) 超标量 SSE3 SSE2 SSE 扩展指令集 参数 级数 2级 1级 Prescott Northwood 2个Ex+2个Mem 分布调度、 6μop/Tc 126行ROB、D-S分离 4K+512行、4bit历史位 75 1.75V ≤2GHz 0.18μm P4 1.4 P4 1.7 Willamette 集中调度、4μop/Tc 推测执行 42行ROB、D-S相连 数据流分析 0.5K行、2bit历史位 BTB 94 30 功耗(W) 1.25-1.5V 1.5V 1.5V 核心电压 ≤3.8GHz ≤3.06GHz ≤1.4GHz 主频 0.09μm 0.13μm 0.25μm 制造工艺 2个Ex+3个Mem 执行端口 P4 2.8E P4 505 P4 670 P4 1.6A P4 3.06C P4 EE PⅢ733 CPU代表 PⅢ 参数 256bit 256bit 256bit 64bit 64bit 128bit 128bit 128bit 8-way 4-way 8-way 4-way 64B 64B 64B 16KB D 8KB D 8KB D 4-way 32B 16KB D 12Kμop 12Kμop 8Kμop 16KB 大小 与L1宽度 组相联度 块大小 大小 与CPU宽度 组相联度 块大小 类型 1M、2M(6系列) 512KB 256KB 256KB L2 Cache 64B 32B 8-way、写回 4-way 64bit 64bit 否 EE版--1M/2M 否 否 L3 Cache Prescott Northwood 否 否 400 8-way T Willamette 否—5x1/5x5/5x6 是—C、EE版 否 HT技术 400、800 400(A)、533(B) 800(C)、≥800(EE) 133 前端总线(MHz) 64位 8-way 4-way 32B 是—5x1/5x6/6系列 是—EE版 否 EM64T技术 T T I L1 Cache PⅢ 参数 PⅢ及三种核心P4 CPU比较(续) “P4 CPU结构与技术”小结 ◆P4 CPU结构特征 ◆追踪Cache技术 ◆超级流水技术 P4前端、追踪Cache取、REG分配与重命名、μop队列与调度、快速ALU与旁路通道 ◆高级动态执行技术 多路分支预测、数据流分析、推测执行优化 ◆其它技术 第三部分 双核CPU结构与技术 一、双核CPU结构的发展 1、双核CPU的由来 提高程序级并行性： （从软件→硬件并行） 多线程CPU→超线程CPU→双CPU→双核CPU→多核 Core 0 L1 Cache L2 Cache BIU Core 1 L1 Cache Dual Core CPU (如Conroe E6300) Core L1 Cache L2 Cache BIU Dual CPU (如Dual Xeon) Core L1 Cache L2 Cache BIU Core L1 Cache L2 Cache BIU MT CPU (如NEC MIPS32) State State Core L1 Cache L2 Cache BIU HT CPU (如P4 EE) S