高速并行BCH(2184,2040)编码器VLSl优化设计.pdfVIP

维普资讯 第 l1卷 第 1期 电路与系统学报 v0I．11 No．1 2006年 2月 JOURNALOFCIRCUITSANDSYSTEMS February， 2006 文章编号：1007—0249f2006)01．0088．07 高速并~,?BCH(2184，2040)编码器的VLSl优化设计 张军， 王志功， 胡庆生， 肖洁 (东南大学 射频与光 电集成电路研究所，江苏 南京 210096) 摘一-介绍一种实现并行BCH编码器的设计方法，并基于TSMC0．181amCMOS工艺设计了用于高速光通信FEC (前 向纠错)级联码的并行BCH(2184，2040)~ 。采用树型结构减少逻辑层次，选择适 当的共享子表达式减少逻辑 门的数量，并用限制共享子表达式的最大个数和负载均衡方法降低 BCH长码的扇出瓶颈影响，减少关键路径的延时， 提高工作速度。优化设计的并行 BCH(2184，2040)