模拟集成电路三维互连电容改进层次式提取.pdfVIP

第 17 卷 第 4 期 计算机辅助设计与图形学学报 Vol17 , No 4 2005 年 4 月 J OU RNAL OF COMPU TERA ID ED D ESI GN COMPU TER GRA PHICS Apr , 2005 　 模拟集成电路三维互连电容的改进层次式提取 李 　漓 　喻文健 　王泽毅 　洪先龙 (清华大学计算机科学与技术系 　北京 　100084) 摘 要 　层次式直接边界元方法可一次性计算出整个互连寄生电容矩阵 ,具有较高的计算效率 针对模拟集成电路 的特点 ,对层次式三维电容提取的三维块切割方式 、非均匀边界元划分和程序组织等方面进行了改进 ,显著地提高 了算法的效率 数值实验表明 ,改进的层次式互连电容提取在保证高精度的同时 ,速度提高了数倍 ,适用于实际的模 拟集成电路设计 关键词 　寄生电容 ;边界元法 ;层次式算法 ;模拟集成电路 中图法分类号 　TN47 Improved Hierarchical Extraction of 3D Interconnect Capacitance in Analog Inte grated Circuits Li Li 　Yu Wenj ian 　Wang Zeyi 　Hong Xianlong ( Dep art ment of Comp uter S cience Technology , Tsi ng h ua University , B eij i ng 　100084) Abstract 　　The hierarchical block boundary element met hod is highly efficient by it s once comp ut ation to ext ract t he whole interconnect cap acit ance mat rix In analog integrated circuit layout , t he feat ure size varies largely wit h different layer s Accor ding to t his , we p resent an imp roved algorit hm in t his p aper , including a new hierarchical p artition met hod of 3D blocks , nonuniform subdivision of boundary element s , and opti mization of algorit hm organization N umerical result s show t hat t he new algorit hm is suit able for real analog integrated circuit layout , in an imp rovement under equal accuracy , a few times faster t han t he p revious ap p roach Key words 　p arasitic cap acit ance ; boundary element ; hierarchical comp ut ation ; analog integrated circuit 通过三维数值模拟来提取互连 电容计算精度 1 　引　　言 高 ,并能适应 日趋复杂的工艺结构 , 已成为当前研究