基于VHDL语言函数发生器设计.docVIP

基于VHDL语言的函数发生器的设计 发布者：刘冬香 发布时间：2007-4-11 10:17:00 内容摘要 VHDL语言是一种用于数字系统的设计和测试的高级硬件描述语言，函数发生器的设计采用自顶向下的系统设计的方法，通过MAX+plusⅡ开发环境进行编辑、综合、波形仿真，并下载到CPLD器件中，采用模块化的设计，对功能的修改和增加，只要修改VHDL源程序，而不必更改硬件电路。实现数字系统硬件的软件化。 正文 文字大小：大 中小 基于VHDL语言的函数发生器的设计 刘冬香 摘 要： VHDL语言是一种用于数字系统的设计和测试的高级硬件描述语言，函数发生器的设计采用自顶向下的系统设计的方法，通过MAX+plusⅡ开发环境进行编辑、综合、波形仿真，并下载到CPLD器件中，采用模块化的设计，对功能的修改和增加，只要修改VHDL源程序，而不必更改硬件电路。实现数字系统硬件的软件化。 关键词： VHDL；函数发生器；层次设计；波形仿真； 1．引言 函数发生器可以用模电、数电、单片机等来实现，这里介绍的是由VHDL语言通过CPLD来实现。VHDL语言是随着集成电路系统化和高度集成化的发展而逐步发展起来的，是一种用于数字系统的设计和测试的硬件描述语言。相比传统的电路系统的设计方法，VHDL具有多层次描述系统硬件功能的能力，支持自顶向下和基于库的设计的特点，因此设计者可以不必了解硬件结构。从系统设计入手，在顶层进行系统方框图的划分和结构设计，在方框图一级用VHDL对电路的行为进行描述，并进行仿真和纠错，然后在系统一级进行验证，最后再用逻辑综合优化工具生成具体的门级逻辑电路的网表，下载到具体的CPLD器件中去，从而实现可编程的专用集成电路（ASIC）的设计。 2．函数发生器的设计思路 函数发生器有波形选择开关控制波形的输出，分别能输出正弦波、方波、三角波和锯齿波四种波形，考虑程序的容量，每种波形在一个周期内均取32个取样点。本设计采用自顶向下的设计方法进行设计。系统的框图如下图。 CLOCK为系统时钟，CLR为系统清零信号，S是波形选择数码开关，系统获得的数字信号经D/A转换器即可转换成模拟信号输出波形。 3．顶层设计 顶层的设计是把下层各模块连接起来，采用文本输入的方式，通过元件例化的方法，调用各元件，实现函数发生器的设计。其程序如下。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity hanshufasheng is port(clock:in std_logic; clr:in std_logic; s:in std_logic_vector(1 downto 0); qq:out std_logic_vector(7 downto 0)); end hanshufasheng; architecture behave of hanshufasheng is component xuanzeqi port(sel:in std_logic_vector(1 downto 0); d3,d2,d1,d0:in std_logic_vector(7 downto 0); q:out std_logic_vector(7 downto 0)); end component xuanzeqi; component zhengxianbo port(clk:in std_logic; reset:in std_logic; q:out std_logic_vector(7 downto 0)); end component zhengxianbo; component sanjiaobo1 port(clk:in std_logic; reset:in std_logic; q:out std_logic_vector(7 downto 0)); end component sanjiaobo1; component juchibo port(clk:in std_logic; reset:in std_logic; q:out std_logic_vector(7 downto 0)); end component juchibo; component fangbo port(clk:in std_logic; reset:in std_logic; q:out std_logic_vector(7 downto 0)); end component fangbo; signal t1:std_logic_vector(1 downto 0); signal t2,t3,t4,t5:std_logic_vector(7 downt