可编程逻辑阵列分段递进优化布局算法的研究.pdfVIP

第 32 卷第 6 期 电 子 与 信 息 学 报 Vol.32No.6 2010 年 6 月 Journal of Electronics Information Technology Jun. 2010 可编程逻辑阵列分段递进优化布局算法研究 崔秀海① 杨海钢① 龚 萧①② 黄 娟①② 谭宜涛①② ①(中国科学院电子学研究所 北京 100190) ②(中国科学院研究生院 北京 100039) 摘 要：为了提高 FPGA(Field Programmable Gate Array)的布通率并优化电路的连线长度，在模拟退火算法的 基础上，该文提出一种新的 FPGA 布局算法。该算法在不同的温度区间采用不同的评价函数，高温阶段采用半周 长法进行快速优化布局，低温阶段在评价函数中加入变量因子并进行适度的回火处理，以此来优化布局。实验表明， 该算法提高了布通率，优化了连线长度，与最具代表性的 VPR(Versatile Place and Route)布局算法相比布线通道 宽度提高了近 6%，电路总的连线长度降低了4~23%。 关键词：FPGA；布局；评价函数；布通率；模拟退火；VPR (Versatile Place and Route) 中图分类号：TN432.2 文献标识码： A 文章编号：1009-5896(2010)06-1395-06 DOI: 10.3724/SP.J.1146.2008.01689 A Research on Subsection Progressive Optimization Placement Algorithm of FPGA ① ① ①② ①② ①② Cui Xiu-hai Yang Hai-gang Gong Xiao Huang Juan Tan Yi-tao ① (Institute of Electronics, Chinese Academy of Sciences, Beijing 100190, China) ② (Graduate University, Chinese Academy of Sciences, Beijing 100039, China) Abstract: A novel FPGA simulated annealing placement algorithm is proposed to improve the routability and optimize the length of wires. Different cost functions are applied to different temperature range. In high temperature stage, the half perimeter method is utilized to fast optimize the placement; while in low temperature stage, a variable factor is added into the cost function and the reasonable temper process is also used to improve the quality of placement. Experiment results demonstrate that,