专题制作成果报告Gated Clock Cloning for Timing Fixing.pptxVIP

專題製作成果報告Gated Clock Cloning for Timing Fixing指導教授： 林榮彬教授專題組員： 韓儩源、蔡萬都大綱問題描述演算法流程圖測試結果QA問題描述問題描述Constraint Function Max(Si+Li) + Enable Logic(E0+Ej) + Skew = ClockPeriod (P0) + Delay (Sj)演算法Build Kd-tree For Grouping Flip-FlopsDecision Clock Gating LocationMerge Clock GatingBuild Kd-tree For Grouping Flip-Flops利用現有的”kdtree algorithm”來對flip-flop進行nearest neighbor的分堆Decision Clock Gating LocationConstraint Function Maxdelay(Si+Li) +E0 +Ej+skew=period+Sj找到一個點是符合skew又不超過Maxdelay(Si+Li)加入Ej檢查Constraint functionDecision Clock Gating Location利用提供的查找表來計算delayclock root 固定置於(0,0) －Sj = x + y , 先決定Sj再調整L