Ambit BuildGates在高速ASIC设计中STA应用.pdfVIP

WestStarChips INC. Ambit BuildGates 在高速ASIC 设计中的STA 应用 梁林 王裕 刘晶亮 成都威斯达芯片有限责任公司 概论 在复杂的深亚微米超大规模集成电路设计中，如何尽快地满足静态时序分析（Static Timing Analysis ）是众多的设计公司需要面对的棘手的重要技术之一[1][2]。近年来EDA 工 具的迅速发展为解决这一重要的难题，提供了多种选择方案，例如Synopsys 公司的physical compiler 和Cadence 公司的Envisia PKS （Physical Knowledgeable Synthesis ）。无可置疑， 通过有效地使用这些工具可以在一定程度上缩短产品的设计周期，增加设计产品的一次成功 率。然而这些工具需要把前端RTL 的逻辑设计，综合和后端的布局布线合并起来，进行统 筹考虑。这样的安排，显然与目前的起步设计公司需利用后端服务公司的发展格调不合，况 且这些工具动辄数十万美元的高昂价格，更不是目前国内集成电路设计公司所能负担的。成 都威斯达芯片设计公司利用