快速上手四部曲：建立Project、引进HDL Files、Compile、.docVIP

快速上手四部曲：建立Project、引進HDL Files、Compile、模擬(Simulate/Loading and Run) 建立一個新的Project 1-1 第一次執行程式時，可以從 [開始] [程式集] ModelSim SE ModelSim；或是執行ModelSim在桌面的捷徑 在Library標籤頁中，展開各Library就可以看到其下含的所有Package (for VHDL)，進一步以Edit打開，可檢視該Package與Package Body內容 1-2 File New Project ... ?? 輸入project name and Location 按OK鍵後 指定的路徑下會產生一個叫work的預設子資料夾，還有Viterbi.cr.mti、Viterbi.mpf 兩個檔案 主操作畫面左邊的Workspace內，在原本的Library標籤外，會出現另一個Project標籤(但此時裡面內容是空的) 還會蹦出另一個Add items to the Project視窗 　 .mpf 檔儲存的是此project的相關資料，下次要開啟此project 就是利用 File Open Project... 開啟此.mpf若要移除之前建立的project，請從 File Delete Project... 移除 　 　 載入Project 的HDL source codes 按Add items to the Project視窗中的Add Existing File (或是從File Add to Project Existing Files ...) HDL files擺放的位置，路徑名稱不能有中文，否則軟體會抓不到files 關掉Add items to the Project視窗，此時的Project下出現了HDL File，一堆問號表示這些檔案都還沒compile。 如果要對project新增或移除HDL File：在Workspace內按滑鼠右鍵，選擇 Add to Project Existing File... (新增)??????????????????????????????????????????????????? Remove from Project??????????????? (移除) Compile 在Project標籤頁內，選定任一檔案，按滑鼠右鍵選擇 Compile Compile All 或是直接按 icon Compile Out-of-Data只重新compile有修改過的檔案 (比較節省時間，故也較常用) 此刻只做Compile 還沒做Simulate，而ModelSim必須要作完Simulate (Loading)後才會把所有檔案link起來。如果compiler的結果出現有errors或warnings的訊息，直接在該訊息上雙擊，即可進一步帶出詳細的訊息說明。 如果您處理的是VHDL project，那在做Compile前，先在Project標籤頁內，選定所有檔案，按滑鼠右鍵選擇Properties做如下設定： Simulate (Loading) 切換到Library標籤頁，展開work目錄，其下可以看到此project包含的所有檔案，檔案前的符號M，表示這些檔案的性質是Module；如果你寫的是VHDL程式那檔案前所看到的符號會變成E(Entity) and A(Architecture)。 如果compiler完，work目錄底下仍然看不到東西，無法展開，請稍等5~10秒(等程式update最新狀態)，或是按滑鼠右鍵選擇Update重新整理 4-1 直接以滑鼠左鍵雙擊要Simulate 的檔案，或是按滑鼠右鍵選擇Simulate。此處選擇要Simulate (Loading)的檔案不一定要是top-level file，但如果你選的不是top-level file，project中的sub-ciricuit必須一個一個load，比較麻煩。 請注意，這裡的Simulate並沒有真的做模擬，只是把程式Loading進來，並將sub-module 彼此間 link 起來 Loading 要simulate 的檔案的動作，也可以按Simulate icon 來完成 執行以上動作時，如果再附加一個設定步驟：到Options標籤頁下，核選Enable source file coverage，即可在模擬的程序中，附帶幫你檢查testbench 對於 if / case conditional statement的模擬涵蓋率。 執行完Simulate (Load)的動作後，程式會自動再跳出兩個標籤頁Sim與Files，此時在Sim下可以看到整個Pro