自校准锁相环设计与研究.pdf

摘要(abstract) 自校准锁相环设计研究 摘 要 锁相环应用场合广泛，是很多数模混合芯片中的模块。电荷泵锁相环产品设 计中有两个重要问题:1)制造工艺参数、温度和电源电压的变化，会显著改变锁 相环的特征参数，进而改变其性能;2)环路滤波器的电容面积非常大，常常抬高 制造成本，在窄带宽的场合，这个问题更加突出。 针对这两个问题，本文提出了自校准的设计方法。在电压到电流的转换电路 (V2D中，通过提供自校准的静态直流电流，降低了VCO的增益;利用校准的控 制字，调整VCO的增益，使其在不同工艺参数下的变化范围缩小。VCO增益及 其变化范围的缩小，都有效地缓解了上述的两个问题。 在一个通信产品设计的过程当中，需要一个输出为622.8MHz，带宽100KHz 的PLL。采用自校准的设计方法，使得环路滤波电容从7nF，降低到了3nF。相 应的芯片面积节省了约0.8mmzo 关键字:工艺参数、自校准、锁相环、数模混合信号、硬件描述语言 摘要(abstract) Studyonself-calibrationPLLdesign Abstract Phase-lockedloop(PLL)haswideapplicationfieldandoftenpresentsitselfasa moduleinmixed-signalICs.InthechargepumpPLLdesignthereexisttwo important日SSUes,1)thevariationsofprocessparameters,temperatureand powersupplygreatlychangethecharacteristicsandhenceperformanceofthe PLL;2)theloopfiltercapacitorsizeisverylarge,whichcauseslargecost especiallyinthenarrow-bandcase. Thethesisputsforwardtheself-calibrationdesignmethodtorelievethe problems.IntheV2Iblock,applyingaself-calibratingstaticACcurrentlowers theVCOgainandadjustingthegainaccordingtothecontrolcodemakesits variationsmall.Theloweringofgainanditsvariationbothhelptosolvethetwo problemseffectively. Inacommunicationapplicationchip,aPLLwiththeoutputclockof622.08MHz, thebandwidthlessthan100kHzandthedampingfactorlargerthan0.707is needed.Theself-calibrationmethodreducestheloopfiltercapacitorfrom7nFto 3nF,approximatelysaving0.8mm2chiparea,whichisquiteremarkable. Keywords:processparameter,self-calibration,PLL,mixed-signal,Verilog-A 第一章 引言 第一章 引 言 1研究背景和论文组织 在锁相环的设计中，设计者面临着两个非常重要的问题 (详见文中相关章节 的分析): ‘ 1 、 、 制造工艺参数、温度和电源电压的变化，会显著改变锁相环的特征参数， 进而改变其性能; 了