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维普资讯 王戎丞等：基于VHDL 雯 姿让 退让星塞 基于VHDL的数字频率计的设计与实现 王戎丞 ，陈可中，明 鑫 广西大学物理科学与工程技术学院 广西 南宁 530004 摘 要：介绍一种基于VHDL的采用 自顶而下 uptobottom 设计方法实现的数字频率计。该设计方法与传统的设计 方法相比，具有外围电路简单，程序修改灵活和调试容易等特点。特别是在设计的初期阶段可以通过软件仿真来预知设计 方案的可行性，便于及时的调整设计方案 ，避免 了传统方法中到项 目开发的后期才发现方案不妥，从而造成人力 物力的 浪费。同时，在本设计中用到的CPLD器件运行稳定可靠，可反复擦写，便于系统的维护与更新。 关键词：VHDL；EDA；频率计； 自顶而下 中图分类号：TP312 文献标识码：B 文章编号 ：1004—373X 2005 15一o0o—O3 DesignandRealizationofDigitalFrequencyCounterBasedonVHDL WANG Rongcheng，CHEN Kezhong，M ING Xin CollegeofPhysicsScienceandEngineeringTechnology，GuangxiUniversity·Nanning，530004，China Abstract：Thedesignmethod，whichrealizesdigitalfrequencycounterofuptobottom basedonVHDL isintroduced．Comparing with traditionaldesignmethod，thisdesignmethodhascharacteristicsofsimpleperipheralcircuit，easymodificativeprocedureand debugs，etc．Especiallyitcancomeandforeseefeasibilityofthedesignprojectthroughthesoftwarewaytoimitatethetruemodeinthe designsearlystage，benefitthepromptadjustmentofthedesignproject，andavoidfindingtheprojectimproperthuscausesthe emergenceofsuchasituationofwasteofthemanpowerandmaterialsuntilwhattheprojectisdevelopedlaterstageinthetraditional method．MeanwhiLe，CPLDdevicewhichisusedinthedesignrunssteadyandreliable，andcanbeerasedandwrittenrepeatedly，italso benefitssystematicmaintenanceandupdate． ． Keywords：VHDL；EDA；frequencycounter；uptobottom 从以前的无线电技术到单片机，直到现在的EDA 电 个周期丁 内，记录标准频率的周期数Ⅳ ，则被测信号的频 子设计 自动化 技术，电子设计的方法发生着翻天覆地的变 率为 ： 化。在信息技术高速发展的今天，FPGA／CPLD器件的频繁 一 t一|N一 使用，以及VHDL VeryHighSpeedIntergratedCircuit 因此应采用通过对单位时间 1s 内对被测对象的脉 HardwareDescriptionLanguage，超高速集成电路硬件描