100MHz数字频率计的设计.pdfVIP

维普资讯 第 2卷第 4期 北京教育学院学报 自然科学版 Vo1．2No．4 2007年 8月 JOURNALOFBEIJINGINSTITUTEOFEDUCATION NATURALSCIENCE Ang．2007 100MHz数字频率计的设计 杨焕峥 无锡商业职业技术学院电子工程系，江苏无锡，214153 摘要：100MHz数字频率计用VHDL语言编程设计，主要 由五个模块组成，分别是测频控制 信号发生器、十进制计数器、32位锁存器、分频器、动态扫描译码驱动器模块五部分构成。选 用分频器将工作时钟分频后，用测频器测频，将被测频率信号经脉冲整形电路后作为计数器 的计数脉冲，加入计数器的输入端，测量一定闸门时间内被测信号的脉冲个数，并将其计数 值锁存进锁存器中，最后通过动态扫描译码器读出数值，该频率计精度高，可用于频率测量、 机械转速测量等领域。 关键词：VHDL；频率计；下载板 中图分类号：TP274 文献标识码：A 文章编号：CN11-5340／N 2007 04—0009—03 一 、 下载板 的基本结构及其使用方法 本设计系统正常工作时．可测试 0—100MHz 介绍 的频率。设计系统是由五个分频器 CLKGEN、一 个测频控制信号发生器 FTCTRL、八个有时钟使 下 载板 选用 ALTERA 公 司 FLEX 系 列 能的十进制计数器 CNT10、一个 32位锁存器 EPF10K10LC84—4。 REG32B、动态扫描译码驱动器 YMQ五部分构 下载板右侧有一个 IDC26封装 的插座 称 成。 编程通讯 口 ．上设有下载电路 。通过 电缆与微机 被测信号接入计数器 的输入端 FSIN．下载 25针串口相连 ．由开发者将设计文件编程 俗称 板上 10MHz时钟通过 clk端 口输入 ．经过分频 下载 到下载板的CPLD／FPGA芯片之 中．故得 器分频为 1Hz工作频率提供给测频器 ．再用测 名下载板 频器 FTCTRL测频 ．FTCTRL的计数使能信号 下载板是设计系统 的核心．板上配有一片设 CNTEN能产生一个 1秒脉宽的周期信号 ．并对 计用 CPLD或 FPGA可编程器件 ．板上下两侧分 频率计 中的十进制计数器 CNT10的ENA使能 别有双排插针 焊点旁边的数字即为与CPLD／ 端进行同步控制 。当CNT_EN高电平时允许计 FPGA芯片相连管脚号 ．管脚号边的括号 内的符 数 ：低 电平时停止计数 。并保持其所计的脉冲数。 号名与MAX+plusII软件的管脚对应 。上下两排 在停止计数期 间．首先需要一个锁存信号 LOAD 焊点的最左边为 VCC，最右边为 GND，分别与 的上升沿将计数器在前一秒钟的计数值锁存进 CPLD／FPGA芯片的VCC和 GND相连．+5V 电源 32位锁存器 REG32B中．动态扫描显示译码驱 供电。 动 电路将计数器送来 的八个 四位二进制数据通 下载板上有一个 10MHz的晶振 。作为系统 过译码器译出。并通过 8个数码管显示计数值 。 工作时钟 设置锁存器的好处是数据显示稳定．不会 由于周 期性的清零而不断闪烁。锁存信号后 。必须有一 清零信号