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《现代电子技术》200 1 年第 9 期 电 力 电 子 数字频率计的VHDL 程序设计 张　霞 华中理工大学汉口分校　汉口　4300 12 摘　要　介绍了V HDL 语言在数字频率计中的具体应用, 给出了仿真波形, 说明了实现电子 电路的自动化设计 EDA 过程和 EDA 技术在现代数字系统中的重要地位及作用。 关键词　 　 　仿真　 自顶向下　综合 V HDL EDA 　　 电子设计 自动化 EDA 技术, 是一种以计算机 T ST EN 0 时禁止计数并保持其所记的数。在停止 为基本工作平台, 利用计算机图形学、拓扑逻辑学、 计数期间, 有锁存信号L OA D 的上升沿将计数器在 计算数学以至人工智能学等多种计算机应用学科的 前 1 的计数值锁存进 32 位锁存器 32 中, 并 s R E G B 最新成果而开发出来的一整套软件工具。现代EDA 由外部的7 端译码器译出并稳定显示。 技术是采用高级语言描述, 具有 系统级仿真和综合能力。它主要 采用并行工程和 自顶向下的设计 方法, 从系统设计入手, 在顶层进 行功能方框 图的划分和结构设 计, 在方框图一级进行仿真、纠 错, 并用 、 等 V HDL V er ilo g HDL 硬件描述语言对高层次的系统行 为进行描述, 在系统一级进行验 证, 最后再用逻辑综合优化工具 生成具体 的门级逻辑 电路 的网 表, 其对应的物理实现级可以是 印刷 电路 板 或 专 用 集 成 电路 A S IC。 V HDL 即超高速集成电路硬 件描述语言, 主要用于描述数字系 统的结构、行为、功能和接口, 下 面我们用V HDL 语言设计一个 8 位十进制数字频率计, 其顶层逻辑 图如图1 所示, 由一个测频控制信 图 1　8 位十进制数字频率计顶层逻辑图 号发生器T E ST CTL , 8 个有时钟功能的十进制计数 此处设置锁存器的好处是不会由于周期性的清 器 10, 一个 32 位锁存器 32 组成。频率测 零信号而不断闪烁。锁存信号之后, 必须有一清零 CN T R E G B 量的基本原理是计算每秒钟内待测信号的脉冲个数, 信号CL R _ CN T 对计数器进行清零, 为下 1 s 的计 这就要求 T E ST CTL 的计数使信号能产生一个 1 s 数操作做准备。测频控制信号发生器的工作时序如 脉宽的周期信号, 并对 8 个计数器CN T 10 的EN A 图2 所示。若控制信号时钟CL K 的频率取 1 H z, 那 端进行 同步控制。当 T ST EN 1 时允许计数, 么信号 T ST EN 的秒脉宽为 1 s, 可以作为闸门信 37 数字频率计的V HDL 程序设计 号。在计数完成后, 即T ST EN 在 1 s 的高电平后, 此根据这种设计思想, 可分别写出十进制计数器 利用其反相值的上跳沿产生一个锁存信号