VHDL与数字电路设计课件.pptVIP

VHDL与数字电路设计 一、传统设计方法 自顶向下的设计方法 传统设计方法 vs EDA设计方法 三、PLD器件 （一）出现的背景 如果能把所设计的数字系统做成一片大规模集成电路，则不仅能减小电路的体积、重量、功耗，而且会使电路的可靠性大为提高。 为某种专门用途而设计的集成电路叫做专用集成电路，即所谓的ASIC（Application Specific Integrated Circuit的缩写）。 在用量不大的情况下，设计和制造这样的专用集成电路成本很高，而且设计、制造的周期也较长。 可编程逻辑器件的研制成功为解决上述问题提供了比较理想的途径。 VHDL是非常高速集成电路硬件描述语言 (Very High speed Integrated Circuit Hardware Description Language)的英文缩写。 VHDL设计 VS 电路图设计 VHDL与电路图设计电路的方式不同，和电路图设计方式相比： （1）易于修改； （2）设计能力更强； （3）VHDL语言很方便：独立于器件设计；相同的程序代码可以用于不同厂家生产的器件。 VHDL程序的基本结构 Library std; Use std.standard.all; Entity and2 is