《EDA技术与VHDL语言》(第二版)第3章 VHDL语言基础(供参考).ppt

2008年8月 Copyright@2006-2008 邹云海 第三章 VHDL基础 一、VHDL简述 VHDL的历史由来 至1982年，各ASIC厂商相继开发了用于各自目的的HDL。 1987年， IEEE确认美国国防部开发的VHDL作为标准的硬件描述语言。 21世纪，几乎全部的数字系统设计任务将由VHDL与Verilog语言承担，VHDL将是电子工程设计人员的必备知识。 C、C++代替汇编等语言 VHDL代替原理图、逻辑状态图等 VHDL的特点 VHDL具有强大的语言结构，系统硬件描述能力强、设计效率高；具有较高的抽象描述能力； VHDL语言可读性强，易于修改和发现错误； VHDL具有丰富的仿真语句和库函数，可对VHDL源代码进行早期功能仿真，有利于大系统的设计与验证； VHDL设计与硬件电路关系不大； VHDL设计不依赖于器件，与工艺无关; 移植性好，设计效率高，产品上市时间快，成本低 VHDL主要用于描述数字系统的结构、行为、功能和接口； VHDL将一个设计（元件、电路、系统）分为内部和外部。 二、VHDL基础程序设计 3.1 VHDL基本语法---组合电路描述 3.2 VHDL基本语法---时序电路描述 3.3 VHDL的层次结构化设计---全加器描述 3.4 计数器设计 3.5 一般计数器的VHDL设计方法 3.6 数据对象 3.7 IF语句概述 3.8 进程语句归纳 3.9 并行赋值语句概述 3.10 双向和三态电路信号赋值 3.1.1 组合逻辑电路描述 描述一个2选1数据选择器； a,b为两个数据输入端端口名，s作为通道选择控制端端口名，y作为选择输出端的端口名； 逻辑功能表述：若s=0，则y=a； 若s=1，则y=b。 对应的逻辑电路及内部电路结构如下： 3.1.2 VHDL结构（1/4） 1、实体表达 ENTITY e_name IS PORT ( p_name : port_m data_type; ... p_namei: port_mi data_type ); END ENTITY e_name; 实体描述的是电路器件的端口构成和信号属性 ENTITY、IS 、 PORT、 END都是描述实体的关键词，不区分大小 2、实体名 e_name是实体名，是标识符，由设计者决定取名，一般根据电路功能来确定； 不能用中文定义； 不能用EDA工具库中已定义好的元件名，如or2，latch等； 不能以数字开头，如74LS160； 3.1.2 VHDL结构（2/4） 3、端口语句和端口信号名 描述电路的端口及其端口信号，必须用端口语句PORT来引导，并在语句结尾处加分号“;” 4、端口模式 有4种，用于定义端口上的数据流动方向和方式； IN：输入端口，数据只能由此端口进入实体； OUT：输出端口，数据只能由此端口内部向外流出； INOUT：输入输出双向端口，数据可入可出； BUFFER：缓冲端口,与INOUT类似，区别在于允许内部反馈，如计数器设计 5、数据类型 VHDL中，对任何数据对象都必须限定其取值范围和数值类型 相关数据类型有INTEGER、BOOLEAN、STD_LOGIC、BIT等 BIT取值范围是‘0’和‘1’；单引号不可缺省，否则便是整型数据 BIT数据类型可以参加逻辑运算或算术运算，运算结果也为BIT类型 3.1.2 VHDL结构（3/4） 6、结构体表达 ARCHITECTURE arch_name OF e_name IS [说明语句] BEGIN (功能描述语句) END ARCHITECTURE arch_name ； ARCHITECTURE、 IS、BEGIN、 END都是描述结构体的关键词，在描述中必须包含他们； “说明语句”不是必须的，“功能描述语句”是必须的； 一个完整的VHDL程序有比较固定的结构； 首先是各类库或程序包的使用声明，然后是实体描述，最后是结构体描述，结构体中可以含有不同的逻辑表达式语句结构 3.1.2 VHDL结构（4/4） 7、赋值符号和数据比较符号 信号赋值符：=，如y=b，表示把b的值送给y，其中b与y的数据类型必须一致，赋值存在一定的固有延时； 8、逻辑操作符 AND(与)、OR(或)、NAND(与非)、NOR(或非)、XOR(异或)、XNOR(同或)和NOT(取反) 共7种基本逻辑操作符 9、条件语句： IF_THEN_ELSE，为顺序语句 必须以语句“END IF”结束 10、条件信号赋值语句 WHEN_ELSE，为并行赋值语句 11、进程语句和顺序语句 由PROCESS（