第1讲Verilog设计基础.ppt

备注页 第1讲 Verilog设计基础 授课教师：邹兴平 电邮地址：zou_xingping@163.com 内容提纲 HDL概述 Verilog 语言 基于HDL的数字系统设计流程 FPGA与ASIC 常用的EDA工具介绍 硬件描述语言HDL(Hardware Description Language) 概念：硬件描述语言(HDL)是一种用形式化方法来描述数字电路和设计数字逻辑系统的语言 ，现在最主流的数字系统设计方式 并行性和可综合性 优点： 电路的逻辑功能容易理解； 便于计算机对逻辑进行分析处理； 把逻辑设计与具体电路的实现分成两个独立 的阶段来操作； 逻辑设计与实现的工艺无关； 逻辑设计的资源积累可以重复利用； 可以由多人共同更好更快地设计非常复杂 的逻辑电路（几十万门以上的逻辑系统） Verilog语言 两大主流的HDL语言：Verilog和VHDL Verilog HDL: 较多的第三方工具的支持 语法结构比VHDL简单,学习起来比VHDL容易 现成资源较多 仿真工具比较好使 测试激励模块容易编写 SYSTEM Verilog VHDL: 比VerilogHDL早几年成为I EEE标准； 语法/结构比较严格，因而编写出的 模块风格比较清晰； 比较适合由较多的设计人员合作完成 的特大型项目（一百万门以上） 建模能力比较 Verilog HDL 的抽象级别 有关行为和技术指标模块，容易理解 RTL级：有关逻辑执行步骤的模块，较难理解 门级 ：有关逻辑部件互相连接的模块，很难理解 开关级：有关物理形状和布局参数的模块，非常难理解 Verilog 的应用 描述系统的结构，做高层次的仿真。 ASIC 和FPGA设计师可用它来编写可综合的代码。 验证工程师编写各种层次的测试模块对具体电路设计工程师所设计的模块进行全面细致的验证。 库模型的设计：可以用于描述ASIC 和FPGA的基本单元（Cell）部件，也可以描述复杂的宏单元（Macro Cell）。 设计流程 自顶向下（TOP-DOWN）的系统设计方法 设计初期独立于具体的目标器件，便于加快产品上市时间 设计重用 结构化设计，便于团体合作 选择目标器件的的自由度大 设计流程 设计规范 文本编辑 功能仿真 逻辑综合 布局布线 编程下载或投片 设计流程 FPGA和ASIC 两大主流厂家：xilinx和ALTERA 规模越来越大。随着VLSI工艺的不断提高，FPGA芯片的规模越来越大，达到上千万门级的规模。芯片的规模越大，所能实现的功能就越强，同时也更适于实现片上系统(SoC)。 开发过程投资小。FPGA芯片在出厂之前都做过百分之百的测试，而且FPGA设计灵活，发现错误时可直接更改设计，减少了投片风险，节省了许多潜在的花费。所以不但许多复杂系统使用FPGA完成，甚至设计ASIC也要把实现FPGA功能样机作为必需的步骤。 FPGA一般可以反复地编程、擦除。在不改变外围电路的情况下，设计不同片内逻辑就能实现不同的电路功能。所以，用FPGA试制功能样机，能以最快的速度占领市场。甚至在有些领域，因为相关标准协议发展太快，设计ASIC可能跟不上技术的更新，只能用FPGA完成系统的研制与开发。 保密性能好。在某些场合下，根据要求选用防止反向技术的FPGA，能很好地保护系统的安全性和设计者的知识产权。 以ARM、PowerPC、Nios和MicroBlaze为代表的RISC处理器软硬IP核、各种标准外设软硬IP核和实现通信、数字信号处理功能的IP核极大地加强了系统功能，这些IP和用户以HDL语言开发的逻辑部件可以最终综合到一片FPGA芯片中，实现真正的可编程片上系统。 FPGA开发工具智能化，功能强大。现在，FPGA开发工具种类繁多、智能化高、功能强大。应用各种工具可以完成从输入、综合、实现到配置芯片等一系列功能。还有很多工具可以完成对设计的仿真、优化、约束、在线调试等功能。这些工具易学易用，可以使设计人员更能集中精力进行电路设计，快速将产品推向市场。 FPGA的发展趋势 ⊿向更高密度、更大容量的系统级方向迈进。 ⊿向低成本、低电压、微功耗、微封装和环保型发展。 ⊿IP资源复用理念得到普遍认同并成为主要设计方式。 ⊿MCU、DSP和MPU等嵌入式处理器IP将成为FPGA应用的核心。 SoPC (System on Programmable Chip) 　　SoPC是一种特殊的嵌入式系统，首先它是片上系统(SoC)，即由单个芯片完成整个系统的主要逻辑功能；其次，它是可编程系统，具有灵活的设计方式，可裁减，可扩充，可升级，并具备软硬件在系统可编程的