VHDL课件5.ppt

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2017-08-24 发布于河南
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第5章 VHDL程序设计实践 5.1 组合逻辑电路设计 5.2 时序逻辑电路设计 5.1 组合逻辑电路设计任一时刻的输出仅仅取决于当时的输入，与电路原来的状态无关，这样的数字电路叫做组合逻辑电路门电路是逻辑电路的基本电路。按逻辑与、或、非三种运算，产生三类门电路：与门，或门，非门。输入变量不同，会有二与门，三与门……；不同的逻辑运算可由与非门，或非门构成。二输入与非门电路二输入与非门的逻辑方程为： y = a b (y = a.b) 二输入与非门的电路图如图10.1所示。【例5-1】二输入与非门VHDL程序设计 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY nand2 IS PORT (a，b:IN STD_LOGIC； Y:OUT STD_LOGIC)； END nand2； Architecture NAND2_1 OF nand2 IS BEGIN Y = a NAND b； END nand2_1； LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY nand2 IS PORT (a，b:IN STD_LOGIC； Y:OUT STD_LOGIC)； END nand2； ARCHITECTURE nand2_2 OF nand2 IS BEGIN T1: PROCESS (a，b) VARIABLE comb:STD_LOGIC_VECTOR (1 DOWNTO 0)； BEGIN Comb := a b； CASE comb IS WHEN “00” = y = ‘1’ ； WHEN “01” = y = ‘1’ ； WHEN “10” = y = ‘1’ ； WHEN “11” = y = ‘0’ ； WHEN OTHERS= y = ‘X’ ； END CASE； END PROCESS t1； End nand2_2；优先编码器74148真值表 E1 D0 D1 D2 D3 D4 D5 D6 D7 Q0 Q1 Q2 GS EO 1 X X X X X X X X 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 X X X X X X X 0 0 0 0 0 1 0 X X X X X X 0 1 0 0 1 0 1 0 X X X X X 0 1 1 0 1 0 0 1 0 X X X X 0 1 1 1 0 1 1 0 1 0 X X X 0 1 1 1 1 1 0 0 0 1 0 X X 0 1 1 1 1 1 1 0 1 0 1 0 X 0 1 1 1 1 1 1 1 1 0 0 1 0 0 1 1