亚微米技术的创新使开发高度集成.docVIP

亚微米技术的创新使开发高度集成、低抖动的新型时钟器件成为可能。这些器件能满足下一代网络、电信、测试与量测以及视频广播等许多设备日益复杂的时钟子系统要求。为支持更广泛的应用或通讯标准，下一代设备通常会采用可灵活配制的设计方式。视频系统产品就是其中一个例子，它要求在一个基础平台上可以灵活配制不同设置和状态，确保所产生的视频内容符合不同国家或地区的标准要求。另一个例子是提供多种服务的网络设备，它必须灵活地支持各种各样的网络流量类型，比如10Gbps SONET/SDH、10Gbps以太网络和10Gbps光纤信道。 为提供更大灵活性，时钟子系统必须具备经过优化，以便能产生频率范围远大于以前系统所要求的的频率范围的系统时钟。传统的高性能时钟子系统基于固定频率的PLL，这种PLL的频率很难扩展以支持多频率操作。但随着先进CMOS工艺技术不断进步，以及DSP与混合信号电路的功能日益强大，这种缺乏灵活性的问题已得到解决。 过去，低抖动时钟子系统的设计不仅需要许多高性能的分立器件，还需采用复杂电路板布局以隔离噪声，同时相关的设计工程师还必须具备宽广的PLL专业知识和经验，而这些经验是难以直接从外部获得或通过内部学习而得到的。为构建时钟子系统，设计工程师必须利用昂贵、高性能和低抖动的压控石英振荡器(VCXO)或压控表声波振荡器(VCSO)设计定制的PLL。但由于VCXO和VCSO都是固定频率器件，这种传统的时钟子系统设计方法很难实现可重新配置性的支持非整数倍的频率频率。这些传统设计若想满足多频率操作要求，最好的方法是在PLL架构中采用多颗不同频率的VCXO或VCSO(图1)。但这种方法的明显缺点是电路板面积更大、设计时间更长、风险更高、成本更昂贵，并要求管理更多器件。 图1：传统设计的PLL架构采用多颗不同频率的VCXO或VCSO来实现多频率操作。 为满足高性能、高集成度和多频率操作的要求，Silicon Labs公司推出了Si53xx Any-Rate精准时钟产品系列。该系列的9种器件都采用Silicon Labs公司非常成熟的DSPLL技术，提供业界最完整、可重新配置和频率切换快速的精准时钟倍频器与抖动衰减器。这些器件利用Silicon Labs公司第三代DSPLL技术提供一套基于IC的解决方案，这套方案不仅性能可与采用VCXO或VCSO等昂贵元器件的分立锁相回路设计相媲美，还可提供分立锁相回路设计目前仍无法实现的快速与可重新配置的频率切换功能。 例如，Si53xx系列可利用2kHz到710MHz之间的任何输入频率，产生2kHz到945MHz之间的任何输出频率以及高至1.4GHz的部分输出频率，是业界首款具备这项能力的频率倍频器与抖动衰减器。这些器件还拥有快速频率切换功能，只要一颗Si53xx就能支持多种频率操作(图2)，可直接取代采用多个分立器件的PLL设计或者基于多个VCXO的复杂的PLL设计。该方案带给客户的好处是能降低成本、电路板面积、BOM的器件数量、设计时间与风险。 图2：基于DSPLL技术的Si53xx系列将实现传统PLL设计所需的分立器件全部整合到一颗CMOS芯片上，支持多种频率操作。 Si53xx系列利用DSPLL技术把实现传统PLL所需的分立器件全部整合到一颗CMOS芯片内，相较采用分立器件设计的PLL，该方案能避免分立器件方案中各个电路元件之间可能存在的噪声进入点，这些分离器件包括多路复用器、VCSO、回路滤波器元件、相位检测器和输出缓冲器。因此，Si53xx系列具备更强大的系统噪声抑制性能，并且更容易将抖动幅度降到0.3ps(均方根值)的超低水平。为提供一套功能齐全的高性能解决方案，Si53xx还内置了可选择带宽的回路滤波器，设计工程师不需改变元器件即可通过这项功能改变回路带宽，并在应用层实现抖动性能最佳化。除此之外，Si53xx系列支持多达4组频率输入和5组差动频率输出，无需使用现有的频率子系统通常使用的外部多路复用器或扇出缓冲器。 Si53xx系列还能显著简化现代时钟架构的设计与供应链问题。通过内置频率可重新配置的PLL，Si53xx系列可节省单个PLL的设计时间，这样设计工程师便能专心解决其它更重要的设计问题。此外，系统还能重复利用Si53xx产生各种频率，而无需多种不同的时钟PLL设计，并消除了对相关的VCXO、VCSO与其它各种元器件的需求，从而减少基于VCXO和VCSO的高性能PLL的库存成本与供应链困扰。Si53xx系列采用可将前置时间(lead time)可减少为4周的大批量标准IC制造技术来制造，而VCXO和VCSO器件的前置时间长且无法预测。 Silicon Labs公司将Any-Rate精准时钟产品线以及振荡器和压控振荡器结合在一起，创造出业界最完整、频率灵活的低抖动时钟