A1包、集成电路软升级.docVIP

A1包、集成电路软件升级 一、技术指标要求 集成电路软件升级项目: 序号 货物名称 技术参数要求 数量 1 硬件描述语言仿真器 (可接受进口产品) 具备多核技术。 ★可实现设计级并行处理（DLP）和应用级并行处理（ALP）。 提供对全功能SystemVerilog和OpenVera测试平台的本征编译支持，包括面向对象、受约束型随机激励和功能覆盖率功能。 本征断言技术提供一种部署可验证设计（DFV）技术的高效方法。 Echo测试平台覆盖率收敛技术可缩短达到全激励功能覆盖率的时间。 提供用于测量验证覆盖率完整性的高性、内置覆盖率技术。 包含Discovery Visualization Environment（DVE） 1套 2 逻辑综合器 (可接受进口产品) 对时序和面积的综合优化。 基于联线模型的综合优化。 基于真实物理联线模型的物理综合，物理综合后的时序与实际芯片值误差≤10%。 关键路径优化。 数据通路优化。 常数寄存器优化。 自适应的时序再分配(Retiming)优化技术。 流水线数据通路时序再分配(Retiming)优化技术和芯片硬件算法构造库中的定点运算、浮点运算可配置流水线模块配合，优化电路。 逻辑层次自动打平。 快逻辑层次优化。 冗余逻辑自动删除。 寄存器的自动合并与分拆。 对目标库的自动优化。 支持UPF国际标准。 1套 3 Verilog编译器 (可接受进口产品) 可以配合逻辑综合器对Verilog硬件设计语言进行编译。 1套 4 VHDL编译器 (可接受进口产品) 可以配合逻辑综合器对VHDL硬件设计语言进行编译。 1套 5 图形化界面 (可接受进口产品) 可以为逻辑综合器提供图形化操作界面。 1套 6 设计库 (可接受进口产品) 包括适用于设计和验证工作的主要知识产权组件，包括高速数据通路部件、 AMBA片内总线、（8051，6811）存储器组合（存储器控制器、存储器 BIST、存储器构建组块）、标准总线和 I/O的验证 IP、常用 Star IP模型的设计视图、板卡验证 IP（≥10000种）和 ASIC芯片设计者使用的Foundry设计库。 用户只需单一受权许可便可使用库内全部的可综合 IP和验证 IP。 包括验证IP解决方案，其中包括 AMBA 3 AXI、AMBA 2.0、 PCI Express、USB 2.0 OTG、Ethernet、Serial ATA等模型。 1套 7 静态时序分析器 (可接受进口产品) 建立在成功流片验证过的PrimeTime平台之上的，提供精确的串扰延迟分析，电压降落分析和静态时序分析。 可对数百万门级设计的进行全芯片分析。 可用带窜绕信息的ILM模型做层次化的分析。 内建的RC延迟计算与Hspice比，误差≤5%。 通过考虑Slew传播，到达时间窗口，和逻辑信号的关系来减少不必要的约束违反。 使用Liberty噪声库信息来做噪声计算，探测及传递。 提供完备高效的信号完整性分析，自动使用PrimeTime所有的约束，指令和报告等功能。 集成在Synopsys Galaxy 平台内，提供迅速的信号完整性收敛，通过一个开放的接口可以无缝集成所有的功耗分析工具如PrimeRail来分析电压降落， 为后端优化和布局布线工具自动生成修补文件。 1套 8 高精度电路仿真器(可接受进口产品) 为电路模拟提供了最高的精度。 支持主流的业界标准和知识产权仿真模型。 支持多种互联和信号完整性分析。 支持大量单元特性的功能。 提供对电路优化、对设计进行测定分析的功能。 1套 9 波形分析器 (可接受进口产品) 支持多种波形格式（超过40余种）。 实时波形显示； 支持64bit文件系统； 支持频谱分析、史密斯园图、极坐标图等分析功能。 支持交互式眼图、柱状图、二维/三维等扫描分析。 内嵌ADC、DAC、PLL、DSP、Memory等设计的专业测试工具包 1套 10 电压降分析器 (可接受进口产品) 集成IC Compiler In-Design Rail Analysis环境。 一键式设置和数据完整性检查。 集成Milkyway?数据库。 将显示环境叠加图直接集成到版图中。 内置错误浏览器，提供详细的问题报告和解决指南； 能够在IC Compiler的整个流程中提供动态和静态rail分析。 精度≤5%（与HSPICE相比）。 1套 11 低功耗逻辑优化器(可接受进口产品) 支持各种低功耗技术，如多电压域综合、自动插入功耗管理单元等。 与DC Ultra配合使用时，可在综合设计早期为实际的布局布线结果提供精确的时序、功耗、一致性分析（≤10%）。 为层次化（全局）、基于功耗约束和多级门控设计提供自动时钟门平衡和重配置优化功能。支持用于实现最佳漏电功耗优化的多门限库。 可