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基于ZSP500的高效程序优化设计_计算机论文 基于ZSP500的高效程序优化设计_计算机论文 摘 要 DSP芯片具有强大的数据运算功能，充分利用芯片的硬件资源需要对基于硬件的软件进行优化。本文基于ZSP 500数字信号处理器，介绍了C语言级、汇编级代码优化的过程，详细介绍了汇编代码过程中的循环优化。代码优化前后，程序执行效率提高显著。 关键词 ZSP500；时钟周期；循环优化；软流水 1 引言 DSP芯片自20世纪80年代诞生以来，在短短的二十多年取得了飞速的发展，随着DSP芯片性价比和应用范围的不断扩大，DSP处理器的品种越来越多，LSI Logic公司生产的具有开放式结构的数字信号处理器ZSP系列在许多领域都有广泛的应用，其中ZSP400在全球的无线、IP电话、消费类音频的具有广泛的接受度，ZSP500是针对3G无线和多媒体应用而设计的，ZSP600是基站和网络设备的理想选择[1]。 每一次序号的提升，都表示硬件性能的快速提高，硬件性能的提高可以减轻软件设计的压力，但是硬件性能的不断提高，产品的成本也在不断的提高，过度、过快的硬件升级换代对应用也有害处，而基于一定的硬件资源，进行优化软件，提高硬件资源的利用率，实现目标要求就变得比较重要，这样会减少产品成本，达到较高的性价比。本文是在与中兴公司合作开发新一代语音编解码器基础上的经验总结，论文基于ZSP500的硬件资源，介绍了基本的优化方法，充分挖掘硬件的潜力，取得了良好的效果。 2 ZSP500芯片硬件资源介绍 ZSP500是针对3G和多媒体应用而设计的，在内存、功耗、性能方面有着优秀的表现，它是基于RISC的超标量架构，其硬件规划可以根据分组原则确定每个时钟周期要执行的指令条数，并且ZSP500具有静态分支预测功能，可以减少分支跳转惩罚，ZSP500的指令集简单、易懂，条件执行可以执行多达8条相邻指令，可以减少分支，加速数据依赖算法的实现等等。ZSP500的内核是一个四通道超标量、双MAC的数字信号处理器，时钟频率250MHz，拥有16个16位通用寄存器，相邻的两个16位寄存器可以合并为32位寄存器，与8个相应的8位引导寄存器可构成40位通用寄存器，8个32位基址寄存器，一个时钟周期最大可以执行64位数据的读取，双MAC可以达到每秒500M的MAC操作，同时具有双算术逻辑单元（ALU0，ALU1），双地址生成单元（AGU0，AGU1）[2][3][4]。 ZSP500指令执行的8级流水线线分别为取指/译码（F/D）、指令分组（GR）、读书据（RD）、地址生成（AG）、内存连接0（M0）、内存连接1（M1）、执行（EX）、数据写回（WB）[3]，如图1所示。熟悉指令各个流水线阶段数据和寄存器内容变化的时序，可以规避各种数据和资源的冲突，保持流水线长时充满，硬件资源充分利用，程序高效、稳健。图1 ZSP500 八级流水线3 程序优化策略 程序优化总体原则：基于ZSP500的硬件资源，根据指令分组原则[3]编写简洁、高效的汇编指令，能够长时保证流水线的充满，充分发挥利用ZSP500强大的运算功能。 评价标准：硬件资源的利用率和每时钟周期实际指令执行条数。 优化流程：基于ZSP IDE集成开发环境，测试纯C语言工程的执行效率，开发环境的设置上我们可以开起开发环境的自动优化选项－03级优化，这样开发环境可以对C语言程序自动进行三级速度优化[2]，在这种设置下，根据开发环境提供的工具，测试寻找程序耗时较高的程序段或子函数，进行C语言级的优化，优化完毕后，测试优化结果，如果满足目标要求，则优化任务完成。如果不满足要求要求，则要进行汇编级程序优化，这时我们要将耗时较高的函数或程序段进行手工汇编并进行优化，直至满足优化要求。通常情况下，汇编程序的优化效果比较明显，也是优化要求能否达到的关键，整个流程如图2所示。 3.1 C语言的优化 C语言的优化主要方法是（1）根据ZSP IDE编译原理编写合适的C语言源程序，使得开发环境能够自动将C语言转换成为高效的汇编程序；（2）合理的拆分C语言程序，良好的、易懂的C语言结构不代表高效的C语言执行效率；（3）利用内联函数，减少函数调用所造成的时间损耗，特别是被频繁调用的子函数，充分利用DSP库函数替代原有的具有相同功能的C函数，DSP库函数是针对DSP硬件资源编写的高效功能模块函数，能大大提高C语言程序的执行效率[5][6]。 图2程序优化流程图 3.2 高效汇编程序的编写与优化 将优化后的C语言程序，在ZSP IDE环境下测试C语言的执行效率，具体根据程序执行所耗费的总时钟数（cycle），耗费的总cycle数目中1 group cycles，2 group cycles，3group cycles1，4 group cycle