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FPGA设计基础 Altera新型可编程器件器件 主要厂商 Altera Xilinx Lattice ACTEL Altera器件的命名  1.1 MAX Ⅱ器件 在近15年CPLD发展和创新的基础上，Altera推出了低成本的CPLD--MAX Ⅱ系列器件，这些器件采用新的查找表(LUT)体系，采用TSMC的0.18 μm嵌入Flash工艺。 MAX Ⅱ系列和上一代MAX产品相比，成本降低了一半，功耗只有其1/10，同时保持了MAX系列原有的瞬态启动、单芯片、非易失性和易用性。新的系列器件容量翻了两番，性能是上一代MAX CPLD的两倍多，使消费类、通信、工业和计算机产品的设计者能够采用MAX Ⅱ器件替代昂贵和不够灵活的小型ASIC。 MAX?Ⅱ系列器件的主要特征。 1. 成本优化的架构 传统上，CPLD由基于宏单元的逻辑阵列块(LAB)和特定的全局布线矩阵组成。这种基于宏单元的架构，随着逻辑密度的增加，布线区域呈指数增长，因此当密度大于512宏单元时，不具有高效的可升级性(见图1.1)。 由图1.1可见，在传统的CPLD架构中，随着LAB数量的增加，布线资源指数性增长，布线资源占据了裸片面积的主导地位。而MAX?Ⅱ CPLD架构中，随着LAB数量的增加，布线仅呈线性增长，因而可获得更多的裸片面积。 新型MAX Ⅱ CPLD架构包括基于LUT的LAB阵列、非易失性Flash存储器块和JTAG控制电路(见图1.2)。 2. 低功耗 MAXⅡ器件是动态功耗较低的CPLD。图1.3给出了MAXⅡ和上一代MAX器件之间的功耗对比。 3. 高性能 MAXⅡ器件支持高达300MHz的内部时钟，可为用户提供更高的系统级性能。与以前的MAX 7000A系列相比，MAX?Ⅱ器件内部性能提高了两倍。 5. 实时在系统可编程能力(ISP) MAX?Ⅱ器件支持实时在系统可编程(ISP)，允许用户编程正在工作的器件。这个功能使得用户可以快速地进行现场产品升级，而无须将设备断电之后再重新进行初始化配置。 MAX Ⅱ器件中，将Flash配置块和可编程逻辑块分离，使得实时ISP成为可能。新的设计能够直接下载到器件中，也可以等到下一个上电循环的时候再加载。有了实时ISP功能，MAX?Ⅱ器件可以快速升级，不会因为系统停止运行或派遣人员去现场升级而产生昂贵的费用。 使用实时ISP功能的第一步是通过一个确定的或者远程的连接(例如一个电话调制解调器或一个以太网连接)，将编程比特流发送给应用系统(见图1.9)，然后远程升级系统通过JTAG端口将数据发送给配置Flash存储器并存储起来。 在下载的过程中，用户Flash存储器、可编程逻辑以及I/O管脚依然在工作状态，保持正常运行不受干扰。I/O管脚工作不受干扰的意思是指所有的管脚仍然处在已知的工作状态，升级过程不会引入任何毛刺干扰。在系统保持运行的前提下，新的编程比特流可以在任何时候下载到配置Flash存储器中。 下载后的新比特流可以立即更新可编程逻辑(见图1.10)，在更新过程中一旦可编程逻辑更新完成，I/O管脚即进入工作状态。另外，新的编程比特流也可以保存在配置Flash存储器中，直到下一个上电循环，比如可以在系统使用较少的时候进行更新。 1.2 Cyclone 器 件 1. 新型可编程架构 Cyclone系列器件基于一种全新的低成本架构，从设计之初就充分考虑了成本的节省，因此可以为价格敏感的应用提供全新的可编程的解决方案。 低成本FPGA的设计过程要面临许多的挑战，其中最具挑战性的就是如何在性能、特性以及价格中间找到一个合适的定位。以确保在可编程片上系统(SOPC)方案中既可以提供充足的逻辑单元和存储器容量，又不会使价格过高。 Cyclone器件设计时选择了较小的封装形式，以提供给用户足够的I/O管脚和良好的功耗特性。在此基础上，根据封装的物理尺寸定义裸片连接点的最大尺寸，装入尽可能多的逻辑结构和存储器块，从而保证每种封装都装入最多的逻辑资源。 1) Cyclone架构 Cyclone架构参考图1.18所示，垂直结构的逻辑单元(LE)、嵌入式存储块和锁相环(PLL)，周围环绕着I/O单元(IOE)(图1.18)，高效的内部连线和低延时的时钟网络保证了每个结构单元之间时钟和数据信号的连通性。 Cyclone器件的容量最小为2910个逻辑单元及59 904比特存储器，最大为20 060个逻辑单元和294 912比特存储器。 2) 时钟分配 所有Cyclone器件由最多8根全局时钟线组成的全局时钟网络驱动，从器件的任何位置都可以访问这些时钟线，它们的驱动源可以是输入引脚、锁相环的输出时钟、DDR/PCI接口的输入信号以及内部逻辑生