第4章_原理图输入方法.pptVIP

步骤6：引脚锁定 选择引脚 锁定选项 引脚窗 此处输入 信号名 此处输入 引脚名 按键 “ADD”即可 注意引脚属性 错误引脚名将 无正确属性！ 再编译一次， 将引脚信息写 进去 选择编程器， 准备将设计 好的半加器 文件下载到目 器件中去 编程窗 步骤7：编程下载 (1) 下载方式设定。 图4-18 设置编程下载方式 在编程窗打开 的情况下选择 下载方式设置 选择此项下 载方式 步骤7：编程下载 (1) 下载方式设定。 图4-18 设置编程下载方式 (2) 下载。 图4-19 向EF1K30下载配置文件 下载（配置） 成功！ 若键8、7 为高电平 进位“co”为‘1’ 和“so”为‘0’ 选择电路 模式为“6” 模式选择键 步骤8：设计顶层文件 (1) 仿照前面的“步骤2”，打开一个新的原理图编辑窗口 图4-20 在顶层编辑窗中调出已设计好的半加器元件 (2) 完成全加器原理图设计，并以文件名f_adder.gdf存在同一目录中。 (3) 将当前文件设置成Project，并选择目标器件为EPF10K10LC84-4。 (4) 编译此顶层文件f_adder.gdf，然后建立波形仿真文件。 图4-21 在顶层编辑窗中设计好全加器 (5) 对应f_adder.gdf的波形仿真文件，参考图中输入信号cin、bin和ain输入信号电平的设置，启动仿真器Simulator，观察输出波形的情况。 (6) 锁定引脚、编译并编程下载，硬件实测此全加器的逻辑功能。 图4-22 1位全加器的时序仿真波形 4.1.2 设计流程归纳 图4-23 MAX+plusII一般设计流程 4.1.3 补充说明 1. 编译窗口的各功能项目块含义 Compiler Netlist Extractor：将输入的原理图或HDL文件转化成网表文件，并检查其中的错误。该模块还负责连接顶层设计中的多层设计文件；此外还包含一个内置的用于接受外部标准网表文件阅读器。 Database Builder：将多网表文件转化成单一层次的网表文件。 Logic Synthesizer：对设计项目进行逻辑化简、优化和检查逻辑错误。 Partitioner：将逻辑项目进行分割，使得项目可以在多个器件中实现。 2. 查看适配报告 编译完成后，鼠标双击Fitter适配器下方的rpt小方柱，可以查看资源适配和引脚使用。 Timing SNF Extractor：从适配器输出的文件中提取时序仿真网表文件，留待对设计项目进行仿真测试用。 Fitter：将底层逻辑元件的基本连接关系，在选定的器件中实现。 Assembler：将适配器输出的文件，根据不同的目标器件，产生多种格式的编程/配置文件；如用于CPLD或ROM的POF编程文件，用于FPGA直接配置的SOF文件，可用于单片机对FPGA配置的Hex文件等。 4.2 较复杂电路的原理图设计 ——2位十进制数字频率计设计 4.2.1 设计有时钟使能的两位十进制计数器 (1) 设计电路原理图。 图4-24 用74390设计一个有时钟使能的两位十进制计数器 (2) 计数器电路实现 图4-25 调出元件74390 图4-26 从Help中了解74390的详细功能 (3) 波形仿真 图4-27 两位十进制计数器工作波形 4.2.2 频率计主结构电路设计 图4-28 两位十进制频率计顶层设计原理图文件 * KX康芯科技 * * * 第4章 原理图输入设计方法 利用EDA工具进行原理图输入设计的优点是：设计者不必具备许多诸如编辑技术、硬件语言等新知识就能迅速入门，完成较大规模的电路系统设计。 MAX+plusII提供了功能强大，直观便捷和操作灵活的原理图输入设计功能，同时配备了适用于各种需要的元件库，提供多层次设计功能，还提供了时序仿真器，精度达到0.1ns。 本章详细介绍原理图输入设计方法，但学习的重点是设计流程，因为除最初的图形编辑输入外，其他处理流程都与文本（如VHDL文件）输入设计完全一致。 1位全加器可以利用用基本的逻辑门电路设计，也可以用两个半加器及一个或门连接而成，因此需要首先完成半加器的设计。以下将给出使用原理图输入的方法进行底层元件设计和层次化设计的完整步骤，其主要流程与数字系统设计一般流程基本一致。事实上，除了最初的输入方法稍有不同外，应用VHDL的文本输入设计方法的流程也基本与此相同。 4.1 原理图方式设计初步 ——1位全加器设计向导 4.1.1 基本设计步骤 步骤1：为本项工程设计建立文件夹 注意： 文件夹名不能用中文，且不可带空格。 为设计全加器 新建一个文 件夹作