EDA实验教案.ppt

* 3) 测频控制信号发生器的源程序 module testctl(clk,tsten,clr_cnt,load); //测频控制信号发生器 input clk; // 1 Hz测频控制时钟 output tsten, clr_cnt, load; reg div2clk; reg clr_cnt; always@(posedge clk) begin div2clk=!div2clk; end always@(clk or div2clk) begin if (!clk !div2clk) clr_cnt=1b1; //计数器清零 else clr_cnt=1b0; end assign load = !div2clk; //输出锁存信号 assign tsten = div2clk; //计数器时钟使能 endmodule * 4) 数字频率计的源程序 根据65页图6.5，将上述给出的模块的参考设计搭建成一个完整的十进制频率计 * 3. 硬件逻辑验证 把改写好的Verilog HDL代码加载到MaxPlus II中 。 选择实验电路结构图NO.0，由5.2节的实验电路结构图NO.0和图6.5确定引脚的锁定，测频控制器时钟信号CLK(1 Hz)可接CLOCK1，待测频FSIN可接CLOCK0，8位数码显示输出DOUT[31..0]接PIO47~PIO16。 进行硬件验证时方法如下：选择实验模式0，测频控制器时钟信号CLK与CLOCK1信号组中的1 Hz信号相接，待测频FSIN与CLOCK0信号组中的某个信号相接，数码管应显示来自CLOCK0的频率。 * 4、数字频率计实验图 * 一、实验目的 1、熟练地运用数字系统的设计方法进行数字系统设计； 2、能进行较复杂的数字系统设计； 3、按要求设计一个数字钟。 实验五 数字秒表的设计 * 1．设计思路 今需设计一个计时范围为0.01秒～1小时的秒表，首先需要获得一个比较精确的计时基准信号，这里是周期为1/100 s的计时脉冲。其次，除了对每一计数器需设置清零信号输入外，还需在6个计数器设置时钟使能信号，即计时允许信号，以便作为秒表的计时起停控制开关。因此秒表可由1个分频器、4个十进制计数器 (1/100秒、1/10秒、1秒、1分)以及2个六进制计数器(10秒、10分)组成，如图6.7所示。6个计数器中的每一计数器的4位输出，通过外设的BCD译码器输出显示。图6.7中6个4位二进制计数输出的最小显示值分别为：DOUT[3..0]1/100秒、DOUT[7..4]1/10秒、DOUT[11..8]1秒、DOUT[15..12]10秒、DOUT[19..16]1分、DOUT[23..20]10分。 * 图6.7数字秒表电路逻辑图 * 2. Verilog HDL参考代码 1) 3 MHz→100 Hz分频器的源程序 module clkgen(clk, newclk); input clk; // 3 MHz信号输入 output newclk; // 100 Hz计时时钟信号输出 parameter counter=29999; //十进制计数预制数 integer counter_tmp; reg newclk; always@(posedge clk) //分频计数器，由3 MHz时钟产生100 Hz信号 begin if (counter_tmp==counter) begin newclk=1b1; counter_tmp=0; end else begin newclk=1b0; counter_tmp=counter_tmp+1; end end endmodule * 2) 十进制（CNT10） 和六机制计数器（CNT6） 十进制和六进制技术器可参照实验四中的计数器代码进行设计 3) 完成各模块设计后，参照70页图6.7将各个模块搭建成一个完整的数字秒表 * 3. 硬件逻辑验证 把上述改写好的Verilog HDL代码加载到MaxPlus II中。 选择实验电路结构图NO.0，由5.2节的实验电路结构图NO.0和图6.7确定引脚的锁定。时钟信号CLK可接CLOCK0，计数清零信号接键1，计数使能信号接键2，数码管1～6分别显示以1/100 s、1/10 s、1 s、10 s、1 min、10 min为计时基准的计数值。 进行硬件验证时方法如下：选择实验模式0，时钟信号CLK与CLOCK0信号组中的3 MHz信号相接，键1和键2分别为计数清零信号和计数使能信号，计